专利名称：半导体器件的制造方法
技术领域：
本发明涉及一种半导体器件的制造方法，更具体地说，所涉及的半导体器件的制造方法是在半导体集成电路的夹层介质的窗孔中形成一个导体塞用以互连上层和低层的布线层。
此类半导体器件的一种常规制造方法示于
图1A和1B，它公开在1992年6月发布的未审查的日本专利公报4-167448号，以及1993年10月发布的5-275866号中。
首先，在带有源元件的半导体基体结构101上形成第一夹层介质层102。半导体基体结构101一般包括一块半导体衬底、在衬底主表面上或在全部衬底主表面上形成的一层加工成图形的绝缘层以及在绝缘层上形成的一层加工成图形的导体层。
然后，在第一夹层介质层102上形成一层金属层用于进行图形加工，从而形成第一布线层103。第一夹层介质层102用作对第一布线层103与下面的基体结构101的导体层进行电隔离。
接着，用等离子体增强化学汽相淀积(PECVD)工艺在第一夹层介质层102上淀积一层用作第二夹层介质层104的二氧化硅(SiO2)层覆盖住第一布线层103。其后，用通用的刻蚀工艺在第二夹层介质层104中形成一个接触孔122。接触孔122的形成使下面的第一布线层103的顶部曝露。
随后，用低压化学汽相淀积(LPCVD)工艺在第二夹层介质层104上选择性淀积一层敷覆的钨(W)层121覆盖住接触孔122，以此用钨层122填充接触孔122。一部分钨层121位于孔122之外的介质层104表面上。在孔122内钨层121与第一布线层103的顶部以及夹层104的内侧壁接触。
为平整钨层121的表面用化学/机械抛光(CMP)工艺去除第二夹层介质104表面上的多余钨层121直至夹层104的表面曝露出来为止。在此CMP工艺结束时，钨层122有选择地留在接触孔122内，这一阶段的状态示于图1A中，留在孔122中的钨层用作导体塞。
上述对钨层121进行的CMP工艺是采用含氧化铝(Al2O3)之类颗粒的研磨粒料的抛光浆液并用过氧化氢(H2O2)之类的氧化剂进行的。在CMP工艺中第二夹层介质层104的表面区也受到轻微腐蚀。
最后，在第二夹层介质层104和钨层121的平整表面上形成一层金属层，并在其后进行图形加工，从而形成第二布线层116。这一阶段的状态示于图1B。如图1B所示，第二布线层116与接触孔122内留下的钨层121所构成的导体塞相接触。
这样，上层的第二布线层116通过导体塞121和低层的第一布线层103进行电连接，因此在半导体基体结构101的上面形成一个双层布线结构。
采用示于图1A和1B的常规制造方法，存在以下问题。
如图1A具体所示，在CMP工艺结束时在接触孔122中往往形成一个空隙123，以及/或者孔122内留下的钨层121厚度往往减小。空隙123是由于按照孔122的构形在与接触孔122相应位置处的钨层121有一个凹陷引起的。由于抛光浆液含有钨层121的氧化剂，在CMP工艺中钨层122往往容易在凹陷附近受到腐蚀，造成如图1A中所示在接触孔122内的空隙123。
还有，当钨层121在接触孔122内有空隙123时，钨层122容易受空隙123附近的氧化剂进行垂直与侧向的腐蚀。因此，在CMP工艺中孔122内钨层121的厚度下降。
此外，上述有关空隙123的问题引起的另一问题就是，用上述常规方法生产集成电路的制造成品率与可靠性明显地下降。
因此，本发明的目的在于提供一种半导体器件的制造方法，它使得有可能采用包含氧化剂的抛光材料进行平整导体塞的CMP抛光，在夹层介质层的窗孔中形成一个导体塞，而又不致出现任何空隙。
本发明的另一项目的在于提供一种能够用以保证半导体器件生产的高制造成品率与高可靠性的半导体器件制造方法。
对于精通专业的人们来说，从以下的说明将对本发明的上述目的以及其它未经具体提起的目的具有清楚的了解。
本发明的半导体器件制造方法包括以下的步骤。
在一块半导体基体结构上形成第一夹层介质层之后，在第一夹层介质层上形成第一布线层。在第一夹层介质层上形成第二夹层介质层，用以覆盖第一布线层。
然后，在第二夹层介质层中形成第一窗孔使第一布线层的顶部曝露出来。在第二夹层介质层上或其整个层面上形成第一导电层，用以覆盖住第一窗孔。第一导电层具有与第一窗孔构形相对应的第一凹陷部分，其位于第一窗孔内。
在第一导电层上形成第一保护层，用以覆盖第一导电层的第一凹陷部分。第一保护层有一第一埋入部分，定位在第一导电层的第一凹陷部分上面。
用包括一种所述第一导电层的氧化剂的抛光材料，通过CMP工艺对第一保护层和第一导电层进行抛光，直至第二夹层介质层曝露出来为止，从而在第一窗孔内有选择地留下第一导电层的所述第一凹陷部分。
留在第一窗孔内的第一凹陷部分构成一个第一导体塞，用于使第一布线层与将要形成与第一导体塞接触的第二布线层进行电互连。
采用本发明的制造方法，第一导电层被第一保护层覆盖住，并于其后，用包含氧化剂的抛光材料通过CMP工艺对第一导电层和第一保护层进行抛光。
同样，第一保护层具有第一埋入部分，其留在第一窗孔内的第一导电层留下的第一凹陷部分上面。
因此，在CMP工艺中，由于第一保护层的第一埋入部分的存在，第一导电层的第一凹陷部分有效地防止了受氧化剂的化学腐蚀。这就意味着在第一导体层留下的第一凹陷部分中没有一点空隙产生，因此，第一凹陷部分的厚度就不致被降低。
结果是，具有高可靠性的半导体器件能够以高成品率生产出来。
在本发明的一项最佳实施例中，增加了在第二夹层介质层上形成第二布线层盖住第一窗孔的步骤。第二布线层是通过第一导体塞与第一布线层进行电互连的。
在本发明的另一项最佳实施例中，增加了在第二夹层介质层中形成多个窗孔的步骤。在第一窗孔和多个窗孔当中，第一窗孔具有最小的直径。第一导电层的厚度等于第一窗孔最小尺寸的1/5到2/5。若是第一导电层的厚度低于第一窗孔最小尺寸的1/5，则第一导电层不能提供满意的导体塞功能。若是第一导电层的厚度大于第一窗孔最小尺寸的2/5，则第一保护层未被埋在第一导电层凹陷部分上面，其结果是，它不能提供满意的保护功能。
最好，是从包括钨、铝、铝合金以及铜等一组金属中至少选出一种制成第一导电层。至少用从包括化学汽相淀积、化学蒸发以及溅射等一组方法中选出一种方法形成第一导电层。
最好，至少从包括氮化钛、钛、硅、用增强等离子体CVD生产的二氧化硅、用增强等离子体CVD生产的氮化硅以及用增强等离子体CVD生产的氮氧化硅的组群中选出一种制成第一保护层。
第一保护层的厚度最好是0.05微米至0.2微米。若是大于0.2微米，则抛光工艺所需的时间太长。若是小于0.05微米，则第一保护层不能提供满意的保护作用。
最好第一导电层的CMP工艺是通过使用包括一种研磨材料和一种氧化剂的浆液进行的。研磨材料最好包括至少由二氧化硅、氧化铝、铈以及氮氧化硅组群中选出的一种制成的研磨颗粒。
在本发明的又一项最佳实施例中，增加了在第二夹层介质层上形成第一势垒层以盖住第一窗孔的步骤。在第一势垒层上形成第一导电层。
在本发明的另一项最佳实施例中，第一窗孔包括一个用作通路孔的下部以及一个上部用作与通路孔互通的布线沟槽。
在本发明的又一项最佳实施例中，在第一夹层介质层中增加形成一个第二窗孔，用以使与步骤(e)中第一窗孔位置不同处的第一布线层的顶部曝露出来。第二窗孔有比第一窗孔更大的尺寸。下列步骤是进一步增加的。
在步骤(g)之后在第一保护层上形成一层第二导电层。第二导电层有一按照第二窗孔的构形位于第二窗孔内的第二凹陷部分。第二保护层形成在第二导电层上。第二保护层有一第二埋入部分，其位于第二导电层的第二凹陷部分上面。
第二保护层、第二导电层、第一保护层和第一导电层是在步骤(H)中抛光的，从而有选择地在第二窗孔内留下第二导电层的第二凹陷部分以及第二保护层的第二埋入部分。
第二导电层的第二凹陷部分和第二保护层的第二埋入部分留在第二窗孔内构成一个第二导体塞用于进行第一布线层与第二布线层之间的电互连。
第二保护层的厚度最好是0.05微米至0.2微米。若是大于0.2微米，则抛光工艺所需的时间就太长。若是小于0.05微米，则第二保护层不能提供满意的保护作用。这和第一保护层的情况一样。
为了便于本发明的实施，现在将参照附图进行说明。
图1A和1B分别示出一项半导体器件常规制造方法的工艺步骤的部分剖面视图。
图2A和2B分别示出本发明第一实施例半导体器件制造方法的工艺步骤的部分剖面视图。
图3A和3B分别示出本发明第二实施例半导体器件制造方法的工艺步骤的部分剖面视图。
图4A和4B分别示出本发明第三实施例半导体器件制造方法的工艺步骤的部分剖面视图。
下面将参照附图对本发明的最佳实施例进行详细说明。
本发明第一实施例的半导体器件制造方法示于图2A至2D中。
首先，制备一块半导体基体结构1。这块基体结构1一般包括一块半导体衬底、一层形成在衬底主表面上的绝缘层以及在衬底主表面上或在整个衬底主表面上形成的一个经图形加工的导电层。在基体结构1中形成多个有源元件(未示出)。
其次，用CVD工艺在基体结构1的主表面上形成一层第一夹层介质层2。在介质层2上形成0.5微米厚度由金属层制成的一层第一布线层3。介质层2的厚度可以是0.3微米至1.0微米。
然后，用CVD工艺在第一夹层介质层2上形成0.8微米厚度的一层第二夹层介质层4以盖住第一布线层3。介质层4的厚度可以是0.5微米至1.0微米。
为了平整第二夹层介质层4的表面，夹层介质层4经受一次普通的CMP处理。这一阶段的状态示于图2A。
接着这一步，采用普通的刻蚀工艺在第二夹层介质层4中形成多个通路孔，使低层布线层3在不同位置处的顶部曝露出来。然而，为了简化说明，这里只示出一个孔5。
在第二夹层介质层4上形成一层势垒层7。势垒层7与通路孔5外面的介质层4的表面接触。并与第一布线层3的顶部以及通路孔5内的介质层4侧壁相接触。
势垒层7具有两层结构，由厚度为0.1微米的下部钛(Ti)次层和厚度为0.06微米的上部氮化钛(TiN)次层制成。这些两层的次层是分别由溅射工艺生产的。阻挡层7的总厚度为0.16微米。
TiN次层的厚度可以是0.05微米至0.15微米。Ti层的厚度可以是0.02微米至0.08微米。
采用CVD工艺在势垒层7上形成一层敷覆的钨层8。钨层8的厚度等于通路孔5直径的1/3。若是多个通路孔的尺寸不一，则将钨层8的厚度定为等于通路孔中最小直径的1/3。
钨层8的厚度可以定为等于(最小)通路孔5直径的1/5至2/5。若是小于通路孔5直径的1/5，则不能获得作为接触区的良好作用。若是大于通路孔直径的2/5，则保护层10的埋入部分10a就不能在通路孔5内形成。
如图2B中所示，钨层8在通路孔5内有一凹陷部分8a。凹陷部分8a具有与通路孔5的构形相应的一字母U形的截面。
确定钨层8的厚度是要使整个通路孔5不能被钨层8填满。换句话说，就是要确定成使在通路孔5内的钨层8上形成一个凹陷。
随后，采用CVD工艺在敷覆的钨层8上形成一层厚度为0.1微米的用氮化钛制成的保护层10。由于在通路孔5内的钨层8上形成凹陷，使保护层10有一埋入部分10a埋入凹陷中，如图2B中所示。
保护层10的厚度可以定在0.05微米至0.2微米。若是小于0.05微米，则得不到满意的保护功能。若是大于0.2微米，则CMP工艺所需的时间就太长。
可以用Ti、Si、由等离子体增强CVD(PECVD)生产的SiO2、由PECVD生产的SiNx或由PECVD生产的SiN1-xOx取代由TiN作为保护层10。
为了获得通路孔5内钨层8的平整表面，采用由一种基本混合物制成的抛光浆液进行CMP工艺。基本混合物包括过氧化氢(H2O)、水(H2O)和Al2O3研磨粒.固体成份(即Al2O3颗粒)的浓度为12％，H2O2与H2O的比例定为H2O2的比例定为H2O2∶H2O＝1∶1。
作为固体成份Al2O3颗粒的浓度可以是5％至33％。H2O2和H2O的比例可定为H2O2∶H2O＝1∶1至1∶2。
作为抛光浆液中的氧化剂，可用如K3Fe(CN)6之类的任何氰化物取代H2O2。
通过CMP工艺，位于通过孔5外面的保护层10、导电层8和势垒层7被选择性地去除，从而在通过孔5内留下钨层8的凹陷部分8a和TiN保护层10的埋入部分8a。此阶段的状态示于图2c中。
钨层8留下的凹陷部分8a、Ti/TiN势垒层7留下的部分7a和TiN保护层10留下的埋入部分10a构成一个导体塞。
由于在上述CMP工艺中钨层8的凹陷部分8a能够受到TiN保护层10的埋入部分10a的保护，在凹陷部分8a中未产生空隙，也未在孔5内出现凹陷部分8a的厚度降低。
最后，采用溅射工艺在第二夹层介质层4的平整表面上形成一层第二布线层16，并在其后经加工图形成为如图2D中所示形状。第二布线层16是由Al-Si-Cu合金制成，并有0.8微米的厚度。第二布线层16与其下面的由凹陷部分8a、留下的势垒层7a和埋入部分10a构成的导体塞相接触。第一布线层16的厚度可以是0.5微米至1.0微米。
这样，在半导体基体结构1的上面就得到了如图2D中所示的双层布线结构。
若有需要，重复进行图2A至2D中所示的工艺步骤，则能够在基体结构1上实现所要求的多层布线结构。
采用第一实施例的制造方法，钨层8被保护层10盖住，然后用包含氧化剂(即H2O2)的抛光材料经CMP工艺对钨层8和保护层10进行抛光。同样在CMP工艺之后，保护层10有在通过孔5内的钨层第一凹陷部分8a上形成的埋入部分10a。
因而，由于保护层10的埋入部分10a的存在，钨层8的凹陷部分8a有效地避免了CMP工艺中氧化剂的化学腐蚀。这意味着在钨层8的凹陷部分8a中不产生空隙，且留下的凹陷部分8a的厚度未降低。
结果使得，能以高的生产成品率制造具有高可靠性的半导体器件。
图3A至3E示出第二实施例的半导体器件制造方法，最好能将这种方法应用于通路孔的最大尺寸或直径为其最小尺寸或直径的两倍或者更多的情形。
首先，用CVD工艺在基体结构1的主表面上形成第一夹层介质层2。在第一夹层介质层2上形成具有由0.5微米厚度金属层构成的第一布线层3。
然后，用CVD工艺在第一夹层介质层2上形成具有0.8微米厚度的第二夹层介质层4以盖住第一布线层3。为了平整第二夹层介质层4的表面，使该层4经受一次普通的CMP工艺处理。此阶段的状态示于图3A中。
上述工艺步骤与第一实施例中的相同。
接下去，用普通的刻蚀工艺在第二夹层介质层4中的不同位置形成多个通路孔以曝露出第一布线层3的顶部。然而，为了简化说明，这里只用两个孔5a和5b进行说明。在多个通路孔当中，较小的孔5a具有最小直径，而较大的孔5b则有最大直径。
两个通路孔5a和5b是用普通的刻蚀工艺形成在第二夹层介质层4中的，它们使下层布线层3的顶部在不同位置处曝露出来。
在第二夹层介质层4的上面形成第一势垒层7。势垒层7与通路孔5a和5b外面的介质层4的表面相接触，并与通路孔5a和5b内的第一布线层3的顶部以及层4侧壁相接触。
势垒层7具有两层结构，它由厚度为0.1微米的低层钛次层和厚度为0.06微米的上层氮化钛次层构成。这两层次层是分别用溅射工艺生产的。钛/氮化钛势垒层7的总厚度为0.16微米。
势垒层7具有与第一实施例中同一构形。
用CVD工艺在势垒层7上形成第一敷覆钨层8。钨层8的厚度等于通路孔5a直径的1/3。
如图3B中所示，第一钨层8在通路孔5a中有凹陷部分8a，并在孔5b中有凹陷部分8b。8a和8b部分分别各有一个与孔5a和5b的构形相应的字母U形的截面。
第一钨层8的厚度被确定为使整个孔5a没有被钨层8填满。换句话说，要确定为使在通路孔5a内的钨层8上形成凹陷。
第一钨层8的厚度可以定为等于(最小)通路孔5直径的1/5至2/5。第一钨层8具有与第一实施例中的钨层相同的构形。
随后，在第一敷覆钨层8上形成0.1微米厚由氮化钛构成的第一保护层10。由于在孔5a和5b内的钨层8上分别形成凹陷，如图3B中所示，保护层10有埋进相应的凹陷内的埋入部分10a和10b。
然后用CVD工艺在第一保护层10上形成第二敷覆钨层12，第二钨层12的厚度等于较大通路孔5b直径的2/5。
第二钨层12的厚度可以定为等于(最大)通路孔5b直径的1/5到9/20。若是小于通路孔直径的1/5，则得不到作为接触区的良好作用。若是大于通路孔5b直径的9/20，则不会在通路孔5b内形成保护层10的埋入部分10a。
如图3c中所示，第二钨层12在通路孔5a正上面有一凹陷部分12a，且在通过孔5b内有一凹陷部分12b。凹陷部分12a具有凹入的截面，而凹陷部分12b则有字母U状的截面，两者是与孔5a和5b的构形相对应的。
第二钨层12的厚度被确定成使得整个孔5b未被钨层12充满。换句话说，要确定成使凹陷形成在通过孔5b内的钨层12上。
随后，在第二敷覆钨层12上形成0.1微米厚由氮化钛构成的第二保护层14。由于凹陷分别形成在孔5a和5b内的钨层12上，如图3c中所示，第二保护层14具有埋进相应的凹陷中的埋入部分14a和14b。
为了在通路孔5a和5b内获得第一钨层8的平整表面，用与第一实施例中相同的抛光浆液进行一次CMP工艺。
通过CMP工艺，处在通路孔5a和5b之外的势垒层7、第一导电层8、第一保护层10、第二保护层12以及第二导电层14被选择性地去除。这样，第一钨层8的凹陷部分8a和氮化钛保护层10的埋入部分10a就留在较小的通路孔5a内。第一钨层8的凹陷部分8b、氮化钛保护层10的埋入部分10b和第二钨层12的凹陷部分12b被留在较大的通路孔5b内。此阶段的状态示于图3c中。
第一钨层8留下的凹陷部分8a、第一钛/氮化钛势垒层7留下的部分7a以及第一氮化钛保护层10留下的埋入部分10a构成设置在孔5a中的第一导体塞。第一钛/氮化钛势垒层下留下的部分7b、第一钨层8留下的凹陷部分8b、第一氮化钛保护层10留下的埋层部分10b以及第二钨层12留下的凹陷部分12b和第二钛/氮化钛势垒层14留下的部分14b构成设置在孔5b中的第二导体塞。
由于第一钨层8的凹陷部分8a能够在上述CMP工艺中受到第一氮化钛保护层10的埋入部分10a的保护，因而在凹陷部分8a中不会产生空隙，在小孔5a内也不会出现凹陷部分8a厚度的降低。同样情况，由于第二钨层12的凹陷部分12a能够在上述CMP工艺中受到第二氮化钛保护层14的埋入部分14b的保护，因而在凹陷部分8b中不会产生空隙，在大孔5b内也不会出现凹陷部分8b厚度的降低。最后，用溅射工艺在第二夹层介质层4的平整表面上形成第二布线层16，并经图形加工成为图3E中所示构形。第二布线层16的厚度可以是0.5微米至1.0微米。
第二布线层16是由Al-Si-Cu的合金制成并有0.8微米的厚度。第二布线层16与下面孔5a中的第一导体塞接触并与下面孔5b中的第二导体塞接触。
这样，就在半导体基体结构1上获得两层布线结构。
如若需要，重复进行如图3A至3E中所示的工艺步骤，就能在基体结构1上实现所要求的多层布线结构。
在第二实施例的半导体器件制造方法中，第一和第二保护层10和14是用氮化钛制成的。然而，第一保护层10可以是钛，而第二保护层14则可以是Si、用PECVD生产的SiO2、用PECVD生产的SiNx、或是用PECVD生产的SiN1-xOx。
第一和第二保护层10和14的厚度可以定为0.05微米至0.2微米，与第一实施例中的情况相同。若是小于0.05微米，得不到作为保护层的良好作用。若是大于0.2微米，CMP工艺所需要的时间就太长。
这样，当需要时，通过重复进行上述工艺就产生了多层的互连结构。
采用第二实施例的制造方法，第一钨层8被第一保护层10盖住。此后，第二钨层12被第二保护层14盖住。然后，用含氧化剂(H2O2)的抛光材料经CMP工艺对第一和第二钨层8和12以及第一和第二保护层10和14进行抛光。同样地，第一保护层10有埋入部分10a形成在通路孔5a内的第一钨层8的第一凹陷部分8a上面。第二保护层14有埋入部分14a形成在通路孔5b内的第二钨层12的第二凹陷部分8b上面。
因而，由于存在第一保护层10的埋入部分10a，第一钨层8的凹陷部分8a有效地防止了CMP工艺中氧化剂的化学腐蚀。与此类似，由于存在第二保护层14的埋入部分14b，第一钨层8的凹陷部分8b有效地防止了CMP工艺中氧化剂的化学腐蚀。这意味着在第一钨层8的凹陷部分8a中以及在第二钨层12的凹陷部分12b中不会有空隙产生，而凹陷部分8a和12a的厚度不会被降低。
结果是，与第一实施例的情况类似，能够以高生产成品率制造出具有高可靠性的半导体器件。
图4A至4D示出第三实施例的半导体器件制造方法，它最适用于为了形成接触在相应通路孔上重叠着一些形成的布线沟槽的情形。
首先，用与第一实施例相同的方法，在半导体基体结构1的主表面上形成第二夹层介质层4、第一布线层3以及第一夹层介质层2，此后，第二夹层介质层4经受一次普通的CMP工艺，使其表面平整。这一阶段的状态示于图4A中。
接着下去，采用普通的刻蚀工艺在上层夹层介质层中的不同位置处形成多个通路孔和多个布线沟槽，使下层布线层3的顶部曝露出来。然后，为了简化说明，这里仅说明了两个孔5c和5d以及两个布线沟槽6c和6d。在多个通路孔当中较小的孔c具有最小的直径。在多个布线沟槽当中较大的沟槽6d具有最大的宽度。
两个通路孔5c和5d是用普通的刻蚀工艺形成在上层夹层介质层4中，使得下层布线层3在不同位置处的顶部曝露出来。两个布线沟槽6c和6d是用普通的刻蚀工艺形成在上层夹层介质层4中，分别与相应孔5a和5b重叠。
然后，用溅射工艺在第二夹层介质层4上形成总厚度为0.16微米的钛/氮化钛第一势垒层7。势垒层与通路孔5c和5d以及布线沟槽6c和6d外面的介质层4的表面接触，并与通路孔5c和5d以及沟槽6c和6d内部的第一布线层3顶部和介质层4的侧壁接触。
第一势垒层7具有与第一实施例相同的两层结构。钛和氮化钛次层的最佳厚度也和第一实施例的情况相同。
用CVD工艺在第一势叠层上形成如图4C中所示的第一铜(Cu)层9。铜层9的厚度等于小的通路孔5c的直径的1/3。
第一铜层9的厚度可以定为等于(最小)通路孔5c直径的1/5到1/2。若是小于通路孔5c直径的1/5，则不能得到作为接触区的良好作用。若是大于通路孔5c直径的2/5，则第一保护层10的埋入部分10c就不会形成在通路孔5c内。
如图4C中所示，第一铜层9在小孔5c中有凹陷部分9c并在大孔5d中有凹陷部分9d。按照孔5c和5d的构形，凹陷部分9c和9d各有一个U字母形的截面。
第一铜层9的厚度被确定成使得孔5c不能被铜层9完全填满。换句话说，就是确定成使得在小通路孔5c内铜层9上形成凹陷。
随后，在铜层9上形成0.1微米厚度由钛层制成的第一保护层11。由于在孔5c和5d中分别在第一铜层9上形成凹陷，如图4C中所示，第一保护层11有埋入部分11c和11d埋进相应的凹陷中。
第一保护层11的厚度可以定为0.05微米至0.2微米。若是小于0.05微米，则得不到满意的保护功能。若是大于0.2微米，则CMP工艺所需的时间太长。
可以用氮化钛代替钛作第一保护层11。
然后用CVD工艺在第一保护层11上形成第二铜层13。第二铜层13的厚度等于宽布线沟槽6d(最大)宽度的1/3。
铜层13的厚度可以定为(最大)布线沟槽6d宽度的1/5至9/20。若是低于沟槽6d宽度的1/5，则得不到作为接触区的良好作用。若是大于沟槽6d宽度的9/20，则保护层10的埋入部分10c不会形成在沟槽6d中。
如图4C中所示，第二铜层13有一凹陷部分13c正好在5c之上，并有一凹陷部分13d正好在孔5d之上。凹陷部分13c和13d各有一个字母V形的截面，两者是按孔5c和5d以及沟槽6c和6d的构形形成的。
第二铜层13的厚度被确定为使得孔5d不被铜层13全部填满。换句话说，就是要确定为使得在通路孔5d内的铜层13上形成凹陷。
随后，在铜层13上形成0.1微米厚度由钛层制成的第二保护层15。由于在第二铜层13上形成的凹陷正好分别在孔5c和5d之上，如图4C中所示，第二保护层15有埋入部分15c和15d埋入相应的凹陷中。
第二保护层15的厚度可以定为0.05微米至0.2微米。若是低于0.05微米，则不能得到满意的保护功能。若是大于0.2微米，则CMP工艺所需要的时间就太长。
可以用氮化钛取代钛作第二保护层11。
为了在布线沟槽6c和6d中得到平整的第一铜层9的表面，用与第一实例相同的抛光浆液进行一次CMP工艺。
通过CMP工艺，位于通路孔5c和5d以及布线沟槽6c和6d外面的钛/氮化钛势垒层7、铜第一导电层9、钛第一保护层11、铜第二导电层13以及钛第二保护层15被选择性地去除。
这样，钛势垒层7的凹陷部分7c、第一铜层9的凹陷部分9c以及钛保护层11的埋入部分11c被留在小通路孔5c和窄布线沟槽6c之内。钛势垒层7的凹陷部分7d、第一铜层9的凹陷部分9d以及钛保护层11的埋入部分11b被留在大通路孔5d和宽布线沟槽6d之内。这一阶段的状态示于图4D中。
第一势垒层7的留下部分7c、第一铜层9留下的凹陷部分9c以及第一保护层11留下的埋入部分11c构成设置在孔5c中的第一导体塞和设置在沟槽6c中的布线连线。第一势垒层7的留下部分7d、第一铜层9留下的凹陷部分9d、第一保护层11留下的埋入部分11c以及第二铜层13留下的凹陷部分13d构成设置在孔5d中的另一导体塞和设置在沟槽6d中的另一布线连线。
由于第一铜层9的凹陷部分9c能在上述CMP工艺中受到第一氮化钛保护层11的埋入部分11c的保护，因而在小孔5c和窄沟槽6c之内凹陷部分9c中不会产生空隙，凹陷部分9c的厚度也不会出现降低。同样地，由于第一铜层9的凹陷部分9d能在上述CMP工艺中受到第一钛保护层11的埋入部分11d的保护，因而在大孔5d和宽沟槽6d之内凹陷部分9d不会产生空隙，凹陷部分9d的厚度也不会出现降低。
这样，在半导体基体结构1上就得到了与下面的接触区重叠的布线结构。
当需要时，若重复进行图4A至4D所示的工艺步骤，则能在基体结构1上实现所需的多层布线结构。
采用第三实施例的半导体器件制造方法，由于有与第二实施例相同的原因得到了与第一实施例相同的好处。
还有，得到了使接触区与布线连线同时形成的附加优点。
尽管在第三实施例中是用铜作第一和第二导电层9和13，但是铝、铝合金或者钨可以用来取代铜。这些材料可以用CVD、溅射或蒸发的方法生产。
当对本发明的优选形式进行过描述的同时，对于精通技术的人们来说不用提就会明白怎么进行修改而不离开本发明的精神。因而，本发明的范围只由以下的权利要求确定。
权利要求
1.一种半导体器件的制造方法，其特征在于，它包括的步骤有(a)制备一块半导体基体结构；(b)在所述基体结构上形成第一夹层介质层；(c)在所述第一夹层介质层上形成第一布线层；(d)在所述第一夹层介质层上形成第二夹层介质层覆盖所述第一布线层；(e)在所述第二夹层介质层中形成第一窗孔使所述第一布线层的顶部曝露出来；(f)在所述第二夹层介质层上或是在其全部表面上形成第一导电层覆盖所述第一窗孔，所述第一导电层具有第一凹陷部分，所述第一凹陷部分按照所述第一窗孔构形定位在所述第一窗孔内；(g)在所述第一导电层上形成第一保护层覆盖所述第一导电层的所述第一凹陷部分，所述第一保护层有第一埋入部分定位在所述第一导电层的所述第一凹陷部分上；以及(h)用含有所述第一导电层的氧化剂的抛光材料经化学/机械抛光工艺对所述第一保护层与所述第一导电层进行抛光直至所述第二夹层介质层曝露出来为止，以此在所述第一窗孔内选择性地留下所述第一导电层的第一凹陷部分；其中留在所述第一窗孔内的所述第一凹陷部分构成供所述第一布线层与一第二布线层电气互连的一个第一导电塞，所述第二布线层将要形成为与所述第一导电塞接触。
2.按照权利要求1所述的方法，其特征在于，它还包括在所述第二夹层介质层上形成第二布线层覆盖所述第一窗孔的步骤；其中所述第二布线层是通过所述第一导体塞与所述第一布线层电气互连的。
3.按照权利要求1所述的方法，其特征在于，它还包括在所述第二夹层介质层上形成多个窗孔；在所述第一窗孔与所述多个窗孔当中所述第一窗孔具有最小的尺寸；并且其中所述第一导电层的厚度等于所述第一窗孔的最小尺寸的1/5至2/5。
4.按照权利要求1所述的方法，其特征在于，其中所述第一导电层是用从包含钨、铝、铝合金和铜在内的一组材料中选出的至少一种材料制成的；并且其中所述第一导电层是用从包含化学汽相淀积、化学蒸发和溅射在内的一组方法中选出的至少一种方法形成的。
5.按照权利要求1所述的方法，其特征在于，其中所述第一保护层是用从包含氮化钛、钛、硅、用增强等离子体CVD生产的二氧化硅、用增强等离子体CVD生产的氮化硅以及用增强等离子体CVD生产的氮氧化硅在内的一组材料中选出的至少一种材料制成。
6.按照权利要求1所述的方法，其特征在于，其中所述的化学/机械抛光工艺是用包含研磨材料和一种所述第一导电层的氧化剂组成的浆液进行的；所述研磨材料包括有用从包含二氧化硅、氧化铝、铈和氮氧化硅在内的一组材料中选出的至少一种材料制成的研磨颗粒。
7.按照权利要求1所述的方法，其特征在于，它还包括在所述第二夹层介质层上形成第一势垒层覆盖所述第一窗孔的步骤；其中所述第一导电层形成在所述第一势垒层上。
8.按照权利要求1所述的方法，其特征在于，其中所述第一窗孔包含有一用作通路孔的下部和一用作与所述通路孔连通的布线沟槽的上部。
9.按照权利要求1所述的方法，其特征在于，在所述第二夹层介质层中增加形成第二窗孔使在与所述步骤(e)中所述第一窗孔的不同位置处曝露出所述第一布线层的顶部；并且其中所述第二窗孔具有比所述第一窗孔更大的尺寸；所述方法还包括以下步骤；在所述步骤(g)之后在所述第一保护层上形成第二导电层，所述第二导电层有一第二凹陷部分按照所述第二窗孔的构形定位在所述第二窗孔中；在所述第二导电层上形成第二保护层，所述第二保护层有一第二埋入部分定位在所述第二导电层的所述第二凹陷部分上；其中所述第二保护层、所述第二导电层、所述第一保护层以及所述第一导电层在所述步骤(h)中进行抛光，以此在所述第二窗孔内选择性地留下所述第二导电层的所述第二凹陷部分和所述第二保护层的所述第二埋入部分；以及其中留在所述第二窗孔内的所述第二凹陷部分和所述第二保护层的所述第二埋入部分构成一个供所述第一布线层与所述第二布线层电气互连的第二导体塞。
10.一种半导体器件的制造方法，其特征在于，它包括的步骤有(a)制备一块半导体基体结构；(b)在所述基体结构上形成第一夹层介质层；(c)在所述第一夹层介质层上形成第一布线层；(d)在所述第一夹层介质层上形成第二夹层介质层覆盖所述第一布线层；(e)在所述第二夹层介质层中形成第一和第二窗孔在不同位置处曝露出所述第一布线层的顶部，所述第二窗孔要比所述第一窗孔大；(f)在所述第二夹层介质层上或是在其全部表面上形成第一导电层覆盖所述第一和第二窗孔，所述第一导电层有一第一凹陷部分按照所述第一窗孔构形定位在所述第一窗孔内以及有一第二凹陷部分按照所述第二窗孔构形定位在所述第二窗孔内；(g)在所述第一导电层上形成第一保护层覆盖所述第一导电层的所述第一和第二凹陷部分，所述第一保护层有一第一埋入部分定位在所述第一导电层的所述第一凹陷部分上，并有一第二埋入部分定位在所述第二导电层的所述第二凹陷部分上；(h)在所述第一保护层上形成第二导电层覆盖所述第一和第二窗孔，所述第二导电层有一第三凹陷部分定位在所述第一窗孔上面并有一第四凹陷部分定位在所述第二窗孔上面；(i)在所述第二导电层上形成第二保护层覆盖所述第二导电层的所述第三和第四凹陷部分，所述第二保护层有一第三埋入部分定位在所述第二导电层的所述第三凹陷部分上，并有一第四埋入部分定位在所述第二导电层的所述第四凹陷部分上；以及(j)用含有所述第一和第二导电层的氧化剂的抛光材料经化学/机械抛光工艺对所述第二保护层、所述第二导电层、所述第一保护层以及所述第一导电层进行抛光直至曝露出所述第二夹层介质层为止，以此在所述第一窗孔内选择性地留下所述第一导电层的第一凹陷部分，并在所述第二窗孔内选择性地留下所述第一导电层的所述第二凹陷部分和所述第二导电层的所述第四凹陷部分；其中留在所述第一窗孔内的所述第一凹陷部分构成一个供所述第一布线层与一第二布线层电气互连的第一导体塞，所述第二布线层将要形成与所述第一导体塞接触；以及其中留在所述第二窗孔内的所述第一导电层的所述第二凹陷部分和所述第二导电层的所述第四凹陷部分构成一个供所述第一布线层与所述第二布线层电气互连的第二导体塞。
11.按照权利要求10所述的方法，其特征在于，其中所述第一窗孔具有最小的直径以及所述第二窗孔具有最大的直径；且其中所述第一导电层的厚度等于所述第一窗孔直径的1/5至2/5；以及其中所述第二导电层的厚度等于所述第二窗孔直径的1/5至9/20。
12.按照权利要求10所述的方法，其特征在于，所述第一导电层是用从包含钨、铝、铝合金和铜在内的一组材料中选出的至少一种材料制成的；且其中所述第一导电层是用从包括化学汽相淀积、化学蒸发和溅射在内的方法中选出的至少一种方法形成的。
13.按照权利要求10所述的方法，其特征在于，其中所述第一和第二保护层是分别用从包括氮化钛、钛、硅、用增强等离子体CVD生产的二氧化硅、用增强等离子体CVD生产的氮化硅以及用增强等离子体CVD生产的氮氧化硅的一组材料中选出的至少一种材料制成的。
14.按照权利要求10所述的方法，其特征在于，其中所述化学/机械抛光工艺是用包含研磨材料与一适用所述第一和第二导电层的氧化剂的浆液进行抛光的。所述研磨材料包括从包含二氧化硅、氧化铝、铈和氮氧化硅的一组材料中选出的至少一种材料制成的研磨颗粒。
15.按照权利要求10所述的方法，其特征在于，它还包括在所述第二夹层介质层上形成第一势垒层覆盖所述第一和第二窗孔的步骤；其中所述第一导电层形成在所述第一垫垒层上。
16.按照权利要求10所述的方法，其特征在于，其中所述第一和第二窗孔中至少有一个有一用作通路孔的下部和一用作与所述通路孔连通的布线沟槽的上部。
全文摘要
提供了一种半导体器件的制造方法，它能在一层夹层介质层的窗孔内形成一个导体塞而又不致出现任何空隙，在第一夹层介质层上形成第一布线层之后，在第一夹层介质层上形成第二夹层介质层盖住第一布线层。在第二夹层介质层中形成第一窗孔。在第二夹层介质层上或其全部表面上形成第一导电层盖住第一窗孔。在第一导电层上形成第一保护层盖住第一导电层的第一凹陷部分。第一保护层在第一凹陷部分上有第一埋入部分。用CMP工艺对第一保护层与第一导电层进行抛光直至第二夹层介质层曝露出来为止，以此在第一窗孔内选择性地留下第一凹陷部分。留在第一窗孔内的第一凹陷部分构成一个第一导体塞，它用于使第一布线层和一要与第一导体塞形成接触的第二布线层进行电气互连。
文档编号H01L23/52GK1157487SQ9612069
公开日1997年8月20日 申请日期1996年11月21日 优先权日1995年11月21日
发明者铃木三惠子, 本间哲哉 申请人:日本电气株式会社