专利名称：存储单元及备有该存储单元的非易失性半导体存储器的制作方法
技术领域：
本发明涉及存储单元及备有该存储单元的非易失性半导体存储器，特别是涉及用低压电源进行写入及擦除的存储单元及备有该存储单元的非易失性半导体存储器。
近年来，作为非易失性半导体存储器之一种的快速存储器(flashmemory)，由于其制造成本比动态随机存取存储器(DRAM)便宜，所以期待着将其作为下一代的存储器件。
图43是表示现有的NOR型快速存储器的存储单元阵列1000的结构的电路图。将存储单元阵列1000排列成多条字线WL及多条位线BL。在图43中，代表性地示出了字线WL1、WL2、WL3、…及位线BL1、BL2、BL3、…。将存储单元MC设在字线WL和位线BL的各交点处。存储单元MC由浮置型MOS晶体管构成。
现在说明构成存储单元的存储单元晶体管的结构。
图44是说明非易失性半导体存储器的存储单元晶体管的结构用的剖面示意图。如图44所示，存储单元晶体管具有在p型半导体衬底1的主表面上形成的n型源区2及n型漏区3；在被夹在该源区2及漏区3之间的沟道区的上方、将隧道氧化膜4夹在中间形成的浮栅电极5；以及在该浮栅电极5的上方将绝缘膜6夹在中间形成的控制栅电极7。将在浮栅电极5及控制栅电极7的侧壁上形成的侧壁绝缘膜9作为掩模，通过离子注入形成各存储单元晶体管的源区2及漏区3。
参照图43～图44，在各存储单元中源线SL连接在源区2上。位线BL连接在漏区3上。字线WL连接在控制栅电极7上。
源漏之间的导电度(电导)随着加在控制栅电极7上的电位的变化而变化。将通过增加控制栅电极7的电位而使电流开始在源漏之间流动的控制栅电极7的电位称为阈值。该阈值随着电子在浮栅电极5上的蓄积而增加。
存储单元晶体管通过改变浮栅电极5的带电状态来存储信息。另外，浮栅电极5由于利用绝缘膜与外部非导电性地隔断，所以能非易失性地存储信息。
其次，简单地说明NOR型快速存储器的读出工作、写入工作及擦除工作。
在写入工作中，通过沟道热电子注入，将电子注入浮栅电极。因此，存储单元晶体管的阈值Vth从阈值低的一侧向阈值高的一侧变化。
在擦除工作中，利用源或漏的栅电极边缘处的FN(福勒-诺德海姆)隧道现象，将电子从浮栅电极拉出。因此，阈值Vth从阈值高的一侧向阈值低的一侧变化。
在读出工作中，将1V左右的电压加在所选择的位线BL上，将外部电源电压Vcc供给所选择的字线WL，根据电流是否流过所选择的字线WL和所选择的位线BL的交点处的存储单元晶体管的源漏之间，读出信息。
图45～图46是NOR型快速存储器的阈值电压分布图。如图45所示，在NOR型快速存储器的情况下，将阈值Vth比外部电源电压Vcc(5V)高的状态称为写入状态，将阈值Vth比外部电源电压Vcc(5V)低的状态称为擦除状态。
在NOR型快速存储器中，进行1位1位地写入，且进行全部位一并同时擦除。因此，擦除状态的阈值分布比写入状态的阈值分布宽。
因此，如图46所示，如果使用现行的3.3伏的外部电源电压Vcc，则发生阈值电压Vth在1.5伏以下的所谓过擦除单元。
图47是说明快速存储器中的过擦除单元的问题用的电路图。如图47所示，在读出与位线BL连接的存储单元MC1的数据的情况下，与同一位线BL连接的存储单元MC2、MC3、MC4、…成为过擦除单元。为了读出存储单元MC1的数据，将1V左右的电压加在位线BL上。另外将外部电源电压Vcc加在与存储单元MC1连接的字线WL1上。
这时，分别与存储单元MC2、MC3、MC4、…连接的字线WL2、WL3、WL4、…的电位即使是0V也无关，漏泄电流io通过各过擦除单元流过位线BL。其结果，由于呈选择状态的存储单元MC1呈写入状态，所以电流即使不流过本来的存储单元MC1也无关，而是从外部来判断擦除状态。因此，这样的过擦除单元的存在成为快速存储器工作上的致命缺陷。
其次，说明将位线分成各个区段的DINOR型快速存储器。
在“非易失性半导体存储器(特愿平8-116297号)”中公开了DINOR型快速存储器的内容。以下说明其内容。
图48是表示现有的DINOR型快速存储器的存储单元阵列2000的结构的电路图。如图48所示，存储单元阵列2000包括两个存储单元阵列块BLK0及BLK1。在图48中代表性地示出了1个存储单元阵列块BLK0或BLK1各自的4个存储单元晶体管MC。
存储单元阵列块BLK0包括各漏极连接在副位线SBL1上的存储单元晶体管MC1a及MC1b，以及各漏极连接在副位线SBL2上的存储单元晶体管MC2a及MC2b。另外存储单元阵列块BLK0还包括对主位线BL1和副位线SBL1的连接进行通断的选择门SG1，以及对主位线BL2和副位线SBL2的连接进行通断的选择门SG2。
存储单元晶体管MC1a及MC2a的控制栅电极都连接在字线WL1上，存储单元晶体管MC1b及MC2b的控制栅电极都连接在字线WL2上。
存储单元阵列块BLK0中包括的存储单元晶体管连接在源线SL1上。
同样，存储单元阵列块BLK1也包括各漏极与副位线SBL3连接的存储单元晶体管MC3a及MC3b，以及各漏极与副位线SBL4连接的存储单元晶体管MC4a及MC4b。
另外，存储单元阵列块BLK1还包括对主位线BL1和副位线SBL3的连接进行通断的选择门SG3，以及对主位线BL2和副位线SBL4的连接进行通断的选择门SG4。
存储单元晶体管MC3a及MC4a的控制栅电极都连接在字线WL3上，存储单元晶体管MC3b及MC4b的控制栅电极都连接在字线WL4上。
存储单元阵列块BLK1中包括的存储单元晶体管连接在源线SL2上。
在DINOR型快速存储器中，对存储单元的写入、擦除及读出工作是通过使对应的选择门SG通断而选择了对应的存储单元阵列块之后进行的。另外，存储单元MC由浮栅型MOS晶体管构成。
其次，说明DINOR型快速存储器的擦除工作、写入工作。
图49是外部电源电压Vcc为3.3V时的DINOR型快速存储器的存储单元的阈值电压分布图。
在擦除工作中，利用在沟道全部表面上的FN隧道现象，一并注入浮栅电极的电子。因此，阈值电压Vth从低阈值电压侧向高阈值电压侧变化。
在写入工作中，利用漏极边缘处的FN隧道现象，拉出电子。即，在DINOR型快速存储器中，使低阈值分布侧为写入状态，使高阈值分布侧为擦除状态。
另外，在DINOR型快速存储器中，由于将脉冲电压加在每1位上，反复进行拉出电子、再进行阈值的验证的工作(检验)，所以使低阈值侧的分布变窄。其结果，低阈值侧分布的最下限为1.5V以上，实现了使用3.3V的外部电源电压Vcc的工作。
可是，在非易失性半导体存储器中，还存在要求低压工作、低消耗功率工作、以及高速读出工作的趋势。
图50是外部电源电压Vcc为1.8时的DINOR型快速存储器的存储单元的阈值分布图。
如图50所示，如果外部电源电压Vcc为现行的3.3V以下(例如1.8伏)，则低阈值侧的最下限为1.5V以下，会发生所谓的过写入单元。其结果，可以认为即使具有DINOR型快速存储器的上述技术，但难以实现直接使用外部电源电压Vcc的读出工作。
为了解决该问题，可以考虑一种在读出工作时将低电压化了的外部电源电压Vcc上升到现行的电压电平(3.3V)左右，将该升压后的电压加在字线上的装置。
可是，如果采用该装置，则升压时需要时间，读出工作变慢。另外升压工作时消耗功率增大。再者，存在用3.3V工作的电路增多，减少了将电压降低到1.8V所产生的消耗功率降低的效果的问题。
因此，本发明就是为了解决这样的问题而完成的，目的在于提供一种即使低压工作时，也能避免过擦除或过写入产生的错误工作的非易失性半导体存储器。
另外，本发明的另一目的在于提供一种即使使用了低压电源，也能进行高速读出工作的非易失性半导体存储器。
再者，本发明的另一目的在于提供一种能低压工作、且能低成本制造的非易失性半导体存储器。
本发明的第一方面的非易失性半导体存储器是一种在半导体衬底上形成的非易失性半导体存储器，它备有沿多个行和多个列配置的多个存储单元；分别对应于多个行设置的多条字线；分别对应于多个列设置的多条位线；以及供给第一电位的源线，多个存储单元各包括存储单元晶体管和MOS晶体管，各存储单元晶体管包括由对应的字线控制电位的控制栅；由控制栅的电位进行控制、互相呈导通/非导通状态的源及漏；以及浮栅，各MOS晶体管通过对应的存储单元晶体管，有选择地对流过位线和第一电位之间的电流的导通路径进行通断，属于同一行的多个MOS晶体管共同具有栅层，还分别对应于同一行备有多条金属布线，多条金属布线的各条将具有多个连接孔的绝缘膜夹在中间而布置在对应的栅层的上方，各金属布线通过各自对应的连接孔与对应的栅层连接，还备有响应外部地址信号、将电位有选择地供给各金属布线的开关选择装置。
本发明的第二方面的非易失性半导体存储器是本发明的第一方面的非易失性半导体存储器，它还备有响应外部地址信号、选择字线的行选择装置；响应外部地址信号、选择位线的列选择装置；以及将电子注入存储单元晶体管的浮栅、或将电子拉出的写入擦除装置。
本发明的第三方面的非易失性半导体存储器是一种在半导体衬底上形成的非易失性半导体存储器，它备有沿多个行和多个列配置的多个存储单元；分别对应于多个行设置的多条字线；分别对应于多个列设置的多条位线；以及供给第一电位的源线，多个存储单元各被分割成包括沿多个行和多个列配置的多个存储单元的多个区段，多条位线包括在多个区段中与多个存储单元的列对应设置的多条主位线；以及分别与多个区段对应设置的多条副位线组，各副位线组有与对应的区段内的多个列对应的多条副位线，多个存储单元各包括存储单元晶体管和开关装置，各存储单元晶体管包括由对应的字线控制电位的控制栅；由控制栅的电位进行控制、互相呈导通/非导通状态的源及漏；以及浮栅，各开关装置有选择地对通过对应的存储单元晶体管流过位线和第一电位之间的电流的导通路径进行通断，响应外部地址信号，还包括选择字线的行选择装置；响应外部地址信号，选择位线的列选择装置；响应外部地址信号，控制多个开关装置的开关选择装置；将电子注入存储单元晶体管的浮栅、或将电子拉出的写入擦除装置；以及有选择地将多个副位线组与多条主位线连接的连接装置。
本发明的第四方面的非易失性半导体存储器是本发明的第三方面的非易失性半导体存储器，它还备有读出所选择的存储单元晶体管的数据的读出装置，行选择装置在从存储单元晶体管读出数据的工作中，将第二电压供给对应的字线，在备用时将第三电压供给多条字线，第二电压和第三电压相同。
本发明的第五方面的非易失性半导体存储器是本发明的第三方面的非易失性半导体存储器，各开关装置是MOS晶体管，属于同一行的多个MOS晶体管共同具有栅层，还分别对应于同一行备有多条金属布线，多条金属布线的各条将具有多个连接孔的绝缘膜夹在中间而布置在对应的栅层的上方，各金属布线通过各自对应的连接孔与对应的栅层连接，开关选择装置响应外部地址信号、将电位有选择地供给各金属布线。
本发明的第六方面的非易失性半导体存储器是一种在半导体衬底上形成的非易失性半导体存储器，它备有沿多个行和多个列配置的多个存储单元；分别对应于多个行设置的多条字线；分别对应于多个列设置的多条位线；以及供给第一电位的源线，多个存储单元各包括存储单元晶体管和开关装置，各存储单元晶体管包括在设在半导体衬底的主表面上的n型阱内形成的p型源区及p型漏区；在被夹在源区和漏区之间的沟道区上、将隧道氧化膜夹在中间形成的浮栅；以及在该浮栅的上方将绝缘膜夹在中间形成的由对应的字线控制电位的控制栅，各开关装置有选择地对通过对应的存储单元晶体管流过位线和第一电位之间的电流的导通路径进行通断。
本发明的第七方面的非易失性半导体存储器是本发明的第六方面的非易失性半导体存储器，它还备有响应外部地址信号，选择字线的行选择装置；响应外部地址信号，选择位线的列选择装置；响应外部地址信号，控制多个开关装置的开关选择装置；以及将电子注入存储单元晶体管的浮栅、或将电子拉出的写入擦除装置。
本发明的第八方面的存储单元是一种在半导体衬底上构成的非易失性半导体存储器的构成存储单元阵列的存储单元，上述存储单元阵列备有分别对应于多个行设置的多条字线；分别对应于多个列设置的多条位线；以及供给第一电位的多条源线，该存储单元备有设在对应的位线和第一电位之间、根据对应的字线电位而呈导通/非导通状态、可以电气地且非易失地控制阈值电压的存储单元晶体管；以及对通过存储单元晶体管流过位线和第一电位之间的电流的导通路径有选择地进行通断的选择晶体管，存储单元晶体管包括在半导体衬底的主表面上形成的第一掺杂区；在半导体衬底的主表面上且与第一掺杂区相距规定的间隔形成的第二掺杂区；在被第一掺杂区和第二掺杂区夹在中间的区域的上方通过第一氧化膜形成的第一电极层；以及在第一电极层的上方通过第一绝缘膜形成的第二电极层，选择晶体管包括在半导体衬底的主表面上形成的第三掺杂区；在半导体衬底的主表面上且与第三掺杂区相距规定的间隔形成的第四掺杂区；在被第三掺杂区和第四掺杂区夹在中间的区域的上方通过第二氧化膜形成的第三电极层；以及在第三电极层的上方通过第二绝缘膜形成的第四电极层，第二掺杂区和第三掺杂区共同占有同一个区域，第一氧化膜和第二氧化膜在同一工序中形成，第一电极层和第三电极层在同一工序中形成，第一绝缘膜和第二绝缘膜在同一工序中形成，第二电极层和第四电极层在同一工序中形成。
本发明的第九方面的存储单元是本发明的第八方面的存储单元，属于同一行的多个选择晶体管至少共同占有第三电极层，还分别对应于同一行备有多条金属布线，多条金属布线的各条将具有多个连接孔的绝缘膜夹在中间而布置在属于对应的同一行的选择晶体管的上方，各金属布线通过各自对应的连接孔与对应的第三电极层导电性地连接。
本发明的第十方面的存储单元是一种构成非易失性半导体存储器的存储单元阵列的存储单元，该非易失性半导体存储器的存储单元阵列备有分别对应于存储单元阵列的多个行设置的多条字线；分别对应于存储单元阵列的多个列设置的多条位线；以及供给第一电位的多条源线，该存储单元备有存储单元晶体管和MOS晶体管，存储单元晶体管包括由对应的字线的电位控制的控制栅；由控制栅的电位进行控制、互相呈导通/非导通状态的源及漏；以及浮栅，MOS晶体管对通过对应的存储单元晶体管流过位线和第一电位之间的电流的导通路径有选择地进行通断，存储单元晶体管的栅宽比MOS晶体管的栅宽小。
本发明的第十一方面的存储单元是本发明的第十方面的存储单元，存储单元晶体管的漏与对应的位线连接，存储单元晶体管的源与MOS晶体管的一个导通端连接，MOS晶体管的另一个导通端与源线连接。
本发明的第十二方面的存储单元是本发明的第十方面的存储单元，MOS晶体管的一个导通端与对应的位线连接，MOS晶体管的另一个导通端与存储单元晶体管的漏连接，存储单元晶体管的源与源线连接。
本发明的第十三方面的存储单元是一种构成非易失性半导体存储器的存储单元阵列的存储单元，该非易失性半导体存储器的存储单元阵列备有分别对应于存储单元阵列的多个行设置的多条字线；分别对应于存储单元阵列的多个列设置的多条位线；以及供给第一电位的多条源线，该存储单元备有存储单元晶体管和MOS晶体管，存储单元晶体管包括由对应的字线的电位控制的控制栅；由控制栅的电位进行控制、互相呈导通/非导通状态的源及漏；以及浮栅，MOS晶体管对通过对应的存储单元晶体管流过位线和第一电位之间的电流的导通路径有选择地进行通断，在对存储单元晶体管进行写入工作时，写入电压加在存储单元晶体管的漏上，写入电压比存储单元晶体管的源/漏穿通(punch through)耐压大。
本发明的第十四方面的存储单元是本发明的第十三方面的存储单元，存储单元晶体管的漏与对应的位线连接，存储单元晶体管的源与MOS晶体管的一个导通端连接，MOS晶体管的另一个导通端与源线连接。
本发明的第十五方面的存储单元是本发明的第十三方面的存储单元，MOS晶体管的一个导通端与对应的位线连接，MOS晶体管的另一个导通端与存储单元晶体管的漏连接，存储单元晶体管的源与源线连接。
图1是表示本发明的实施例1的非易失性半导体存储器100的结构的简略框图。
图2是将图1中的非易失性半导体存储器100的存储单元阵列104的结构放大后的电路图。
图3是在图2所示的存储单元阵列中没有堆叠(pile driven)信号线L的区域的剖面图。
图4是在图2所示的存储单元阵列中堆叠信号线L的区域的剖面图。
图5是表示双晶体管型存储单元的制造方法中的工序的剖面图。
图6是表示双晶体管型存储单元的制造方法中的工序的剖面图。
图7是表示双晶体管型存储单元的制造方法中的工序的剖面图。
图8是表示双晶体管型存储单元的制造方法中的工序的剖面图。
图9是表示双晶体管型存储单元的制造方法中的工序的剖面图。
图10是表示双晶体管型存储单元的制造方法中的工序的剖面图。
图11是表示双晶体管型存储单元的制造方法中的工序的剖面图。
图12是表示双晶体管型存储单元的制造方法中的工序的剖面图。
图13是表示双晶体管型存储单元的制造方法中的工序的剖面图。
图14是表示双晶体管型存储单元的制造方法中的工序的剖面图。
图15是表示存储单元阵列104的布局之一例的平面图。
图16是表示图15中的1个单位存储单元的布局的平面图。
图17是表示与图15对应的存储单元阵列104的存储单元栅图形刻蚀掩模之一例图。
图18是通过变更存储单元栅图形刻蚀掩模，不除去控制栅电极层就进行堆叠的剖面图。
图19是实施例2中的双晶体管型存储单元的存储单元部分的阈值分布例图。
图20是加在漏选择型连接的双晶体管型存储单元上的各种电压的电压条件之一例图。
图21是表示本发明的实施例中3的非易失性半导体存储器200的结构的简略框图。
图22是表示实施例1中的NOR型存储单元阵列中的位线电容CB0的计算条件的图。
图23是说明实施例3中的DINOR型存储单元阵列的位线电容用的电路图。
图24是表示实施例3中的DINOR型存储单元阵列中的位线电容CB1的计算条件的图。
图25是表示在非易失性半导体存储器200中加在漏选择型连接的双晶体管型存储单元上的各种电压的电压条件之一例图。
图26是表示在非易失性半导体存储器200中加在源选择型连接的双晶体管型存储单元上的各种电压的电压条件之一例图。
图27是与图25对应的读出工作的时序图。
图28是与图25对应的写入工作的时序图。
图29是与图25对应的擦除工作的时序图。
图30是说明源/漏穿通耐压用的说明图。
图31是实施例6中的双晶体管型存储单元的平面图。
图32是说明晶体管的寄生电容用的说明图。
图33是说明晶体管的有源区宽度用的说明图。
图34是表示实施例7的非易失性半导体存储器300的结构的简略框图。
图35是表示将N沟道型MOS晶体管作为存储单元用的现有的单晶体管型存储单元的写入工作时的条件和写入速度之一例图。
图36是表示在将P沟道型MOS晶体管作为存储单元用的现有的单晶体管型存储单元中，用与图35相同的速度进行写入用的条件之一例图。
图37是表示使用P沟道型MOS晶体管的漏选择型连接存储单元的结构和电压施加条件之一例图。
图38是表示使用P沟道型MOS晶体管的双晶体管型存储单元的写入工作时的条件和写入速度之一例图。
图39是表示加在实施例8中的漏选择型连接的双晶体管型存储单元上的各种电压的电压条件的图。
图40是表示加在实施例8中的源选择型连接的双晶体管型存储单元上的各种电压的电压条件之一例图。
图41是表示实施例9中的双晶体管型存储单元的电压施加条件之一例图。
图42是与图41对应的双晶体管型存储单元的读出工作的时序图。
图43是表示现有的NOR型快速存储器的存储单元阵列的结构的电路图。
图44是说明现有的非易失性半导体存储器存储单元晶体管的结构用的剖面示意图。
图45是现有的NOR型快速存储器中的存储单元晶体管的阈值分布图。
图46是现有的NOR型快速存储器中的存储单元晶体管的阈值分布图。
图47是说明现有的NOR型快速存储器中的过擦除单元的问题用的说明图。
图48是表示现有的DINOR型快速存储器的结构的电路图。
图49是现有的DINOR型快速存储器中的存储单元晶体管的阈值分布图。
图50是现有的DINOR型快速存储器中的存储单元晶体管的阈值分布图。
以下，利用
本发明。另外，相同的构成要素标以相同的符号、相同的记号，不重复进行其说明。图1是表示本发明的实施例1的非易失性半导体存储器100的结构的简略框图。
如图1所示，非易失性半导体存储器100包括地址缓冲器102、存储单元阵列104、WL译码器106、Y译码器108、存储单元SG译码器114、以及源译码器116。
地址缓冲器102接收来自外部的地址信号A0～A1，输出对应的内部行地址信号Ax和对应的内部列地址信号Ay。WL译码器106接收来自地址缓冲器102的内部行地址信号Ax，选择对应的存储单元阵列104的字线。Y译码器108接收来自地址缓冲器102的内部列地址信号Ai，选择存储单元阵列104的对应的位线。
存储单元阵列104是NOR型存储单元阵列，它包括多个存储单元晶体管MC、以及多个单元选择晶体管MS。存储单元晶体管MC由浮栅型晶体管构成。与各个存储单元晶体管MC相对应地设置单元选择晶体管MS。单元选择晶体管MS用MOS晶体管构成。
即，实施例1中的一个存储单元由存储单元晶体管MC、以及与存储单元晶体管MC相对应地设置的单元选择晶体管MS构成。以下，将用一个存储单元晶体管构成存储单元的现有的存储单元称为单晶体管型存储单元，将实施例1的存储单元称为双晶体管型存储单元。另外，以下将存储单元晶体管及单元选择晶体管作为N沟道型MOS晶体管进行说明。
在图1中，代表性地示出了存储单元晶体管MC11、MC12、MC21及MC22，以及单元选择晶体管MS11、MS12、MS21及MS22。
存储单元晶体管MC11及MC21的各栅电极都连接在字线WL1上。存储单元晶体管MC12及MC22的各栅电极都连接在字线WL2上。
存储单元晶体管MC11、MC12、MC21及MC22的各源区连接在源线SL上。
单元选择晶体管MS11连接在位线BL1和存储单元晶体管MC11的漏区之间。单元选择晶体管MS12连接在位线BL1和存储单元晶体管MC12的漏区之间。单元选择晶体管MS21连接在位线BL2和存储单元晶体管MC21的漏区之间。单元选择晶体管MS22连接在位线BL2和存储单元晶体管MC22的漏区之间。以下将把单元选择晶体管MS配置在存储单元晶体管MC的漏区和位线BL之间的连接称为漏选择型连接。
单元选择晶体管MS11及MS21的各栅电极都连接在单元选择线ML1上。单元选择晶体管MS12及MS22的各栅电极都连接在单元选择线ML2上。
WL译码器106根据从地址缓冲器102供给的内部行地址信号Ax，选择对应的字线WL1～WL4中的某一条。
存储单元SG译码器114在写入、擦除及读出工作时根据从地址缓冲器102供给的内部行地址信号Ax，选择对应于所选择的行的某条单元选择线ML1、ML2。
源译码器116对应于写入、擦除、读出工作，调整源线SL的电位。
非易失性半导体存储器100还包括高电压发生电路110、负电压发生电路112、阱电位发生电路120、以及读出电压发生电路132。
高电压发生电路110接收外部电源电压Vcc，发生对存储单元进行数据写入或擦除工作时所需要的高电压。负电压发生电路112接收外部电源电压Vcc，发生对存储单元进行数据写入或擦除工作中所需要的负电压。读出电压发生电路132生成任意的读出电压。
阱电位发生电路120接收负电压发生电路112的输出，控制形成存储单元晶体管的半导体衬底表面的阱电位。写入电路130将从高电压发生电路110接收的高电压供给对应的位线。
WL译码器106接收高电压发生电路110及负电压发生电路112的输出，在写入工作中将负电压供给所选择的字线，在擦除工作中将高电压供给所选择的字线。另外WL译码器106还接收在读出电压发生电路132中生成后供给的任意的读出电压。
源译码器116接收负电压发生电路112的输出，通过源线SL，使存储单元晶体管MC1的源电位呈负电压。
非易失性半导体存储器100还包括写入/擦除控制电路122、数据输入输出缓冲器124、数据驱动器126、读出放大器128、以及写入电路130。
写入/擦除控制电路122控制对存储单元进行的写入工作及擦除工作。数据输入输出缓冲器124接收来自外部的数据后，输出给内部电路，或者接收从存储单元读出的数据后，输出到外部。数据驱动器126接收被输入到数据输入输出缓冲器124的写入数据，驱动对应的位线电位。读出放大器128在进行数据读出时，根据所选择的存储单元的存储信息，通过位线BL1或BL2，输出对应的读出数据。写入电路130接收并保存来自数据驱动器126的写入数据，将来自高电压发生电路110的高电压供给对应的字线。
数据驱动器126及读出放大器128通过列选通门SLG1连接到位线BL1上，通过列选通门SLG2连接到位线BL2上，由Y译码器108控制列选通门SLG1及SLG2的栅电位。因此，根据来自地址缓冲器102的内部列地址信号Ay，所选择的位线和读出放大器128或数据驱动器126被连接起来。
其次，简单说明实施例1中的非易失性半导体存储器100的工作。在对存储单元写入数据的情况下，将指定应选择的存储单元的地址的地址信号A0～Ai供给地址缓冲器102。另一方面，将应写入的数据供给数据输入输出缓冲器124，与此相应，数据驱动器126驱动对应的位线的电位电平。写入电路130通过位线BL1，从数据驱动器126接收写入数据。
说明在存储单元晶体管MC11中进行数据写入的情况。首先对包括存储单元晶体管MC11的区段进行擦除工作。这里所谓区段是指例如在同一阱内形成的存储单元组。以下着重说明存储单元晶体管MC11。
在写入/擦除控制电路122的控制下，位线BL1呈浮置状态，高电压发生电路及负电压发生电路分别发生高电压及负电压。与此相应，源译码器116通过源线SL使存储单元晶体管MC11的源电位呈负电位(例如-8V)。另一方面，阱电位发生电路120也使存储单元晶体管的阱电位呈与存储单元晶体管MC11的源电位相同的负电位(例如-8V)。
存储单元SG译码器114响应内部行地址信号Ax，将规定的电位供给与所选择的行对应的单元选择线ML1。WL译码器106由写入/擦除控制电路122进行控制，将从高电压发生电路110输出的高电压(例如10V)供给字线WL1。因此，电子从衬底一侧被注入存储单元晶体管MC11的浮栅电极，这些存储单元晶体管MC11的阈值上升。
写入电路130由写入/擦除控制电路122进行控制，驱动位线BL1的电位电平。源译码器116使源线SL1呈浮置状态。阱电位发生电路120由写入/擦除控制电路122进行控制，使阱电位呈例如0V。
存储单元SG译码器114响应内部行地址信号Ax，将规定的电位供给与所选择的行对应的单元选择线ML1。WL译码器106由写入/擦除控制电路122进行控制，将从负电压发生电路112输出的电压(例如-10V)供给字线WL1。写入电路130也由写入/擦除控制电路122进行控制，根据从高电压发生电路110输出的高电压，使位线BL1的电平呈高电位(例如5V)。
其结果，电子被从存储单元晶体管MC11的浮栅电极拉出，存储单元晶体管MC11的阈值发生变化。
因此，在现有的NOR型快速存储器中，在只对一条位线BL的存储单元晶体管进行数据写入时，高电压也被加在连接在同一位线上的呈非选择状态的存储单元晶体管的漏上。因此，同一位线上的呈非选择状态的存储单元晶体管的浮栅中的电荷量变化，在最坏的情况下，存在被写入的数据发生变化的问题。
可是，在实施例1的双晶体管型存储单元中，由于使用单元选择晶体管，所以能只将被写入选择的存储单元晶体管与位线连接。因此，一个存储单元晶体管的写入工作不会影响其它存储单元晶体管的阈值。对存储单元进行数据读出时，将指定应选择的存储单元的地址的地址信号A0～Ai供给地址缓冲器102。
假定被选择的是存储单元晶体管MC1。存储单元SG译码器114响应内部行地址信号Ax，将规定的电位供给与所读出选择的行对应的单元选择线ML1。WL译码器106响应内部行地址信号Ax，将规定的电位供给读出选择的字线WL1。另外，将规定的电位供给位线BL1及源线SL。读出放大器128通过列选择门SLG1检测位线BL1的电位的变化。
其次，详细说明实施例1中的存储单元阵列的结构。
图2是将图1中的非易失性半导体存储器100的存储单元阵列104的结构放大后的电路图。在图2中，存储单元阵列104被分割成阱，阱11a及11b从图1所示的阱电位发生电路120接收所供给的各个电位。
如图2所示，在实施例1的双晶体管型存储单元中，有控制单元选择晶体管MS的导通状态的多条信号线L。在图2中，有代表性地示出了信号线L1及L2。信号线L由电阻低的例如铝布线构成。信号线L1将从图1所示的存储单元SG译码器114接收的电位供给单元选择线ML1。
单元选择线ML将同一区段内的同一行的单元选择晶体管的栅电极互相连接起来。具体的结构是在通过刻蚀加工单元选择晶体管的栅电极层时，通过整体图形刻蚀加工，形成同一区段内的栅电极。
信号线L2同样将从图1所示的存储单元SG译码器114接收的电位供给单元选择线ML2。
信号线L以每n位(n＞0)的形式被堆叠在构成单元选择晶体管MS的栅电极的电极层上。
其次，说明存储单元和信号线L的结构。
图3是在图2所示的存储单元阵列中未堆叠上述信号线L的区域的剖面图，图4是在图2所示的存储单元阵列中堆叠上述信号线L的区域的剖面图。
存储单元晶体管MC具有在p型半导体衬底1的主表面上形成的n型源区12及n型漏区13；在被夹在该源区12及漏区13之间的沟道区的上方、将隧道氧化膜14.1夹在中间形成的浮栅电极15.1；以及在该浮栅电极15.1的上方将绝缘膜16.1夹在中间形成的控制栅电极17.1。
单元选择晶体管MS具有在p型半导体衬底1的主表面上形成的n型源区12及n型漏区23；在被夹在该源区12及漏区23之间的沟道区的上方、将隧道氧化膜14.2夹在中间形成的浮栅电极15.2；以及在该浮栅电极15.2的上方将绝缘膜16.2夹在中间形成的控制栅电极17.2。
如图3所示，存储单元晶体管MC和单元选择晶体管MS共同占有在p型半导体衬底1的主表面上形成的源区12。另外，在同一工序中形成构成存储单元晶体管MC及单元选择晶体管MS的氧化膜14.1、14.2。另外，在同一工序中形成构成各个存储单元晶体管MC及单元选择晶体管MS的浮栅电极15.1、15.2。另外，在同一工序中形成存储单元晶体管MC及单元选择晶体管MS的各个层间绝缘膜16.1、16.2。另外，还是在同一工序中形成存储单元晶体管MC及单元选择晶体管MS的各个控制栅电极17.1、17.2。
信号线L通过绝缘膜30布置在单元选择晶体管MS的栅电极上。
另外，如图4所示，信号线L通过接触孔连接在构成单元选择晶体管MSn1的控制栅电极的电极层上。
上述的接触孔设在不形成存储单元晶体管及单元选择晶体管的区域中。
其次，利用
实施例1中的双晶体管型的存储单元的制造方法。图5～图14是表示具有上述结构的双晶体管型存储单元的制造方法中的工序的剖面图。
如图5所示，通过对p型硅衬底1进行热氧化处理，在p型硅衬底1的全部表面上形成隧道氧化膜14。利用CVD法等在隧道氧化膜14上形成厚度为1200埃左右的第一多晶硅膜15(浮栅电极层)。
其次，利用CVD法等在上述第一多晶硅膜15上形成厚度为100埃左右的高温氧化膜。利用CVD法等再在该高温氧化膜上形成厚度达100埃左右的氮化硅膜。另外，利用CVD法在该氮化硅膜上形成厚度为150埃左右的高温氧化膜。从而形成氧化硅膜/氮化硅膜/氧化硅膜这样的重叠膜(以下称ONO膜)。
其次，利用CVD法在上述的ONO膜16上形成厚度为1200埃左右的掺入了杂质的第二多晶硅膜20。然后，利用溅射法在该第二多晶硅膜20上形成厚度为1200埃左右的硅化钨(WSi)层21。由它们形成构成控制栅电极的导电层17。在该导电层17上淀积TEOS(Tetra Ethyl OrthoSilicate四乙基原硅酸盐)膜18。
以下，首先根据图6～图9所示的剖面图，说明与图3所示的剖面部分对应的存储单元阵列的制造方法。
如图6所示，在上述的TEOS氧化膜18上，在与存储单元晶体管MC部分及单元选择晶体管MS部分对应的部分上，分别形成抗蚀剂掩模22、23。对TEOS氧化膜18进行刻蚀。
如图7所示，将上述被刻蚀的TEOS氧化膜18作为抗蚀剂使用，对硅化钨(WSi)层21和第二多晶硅膜20进行刻蚀。于是如图8所示，形成了存储单元晶体管MC部分及单元选择晶体管MS部分的各个导电层17.1、17.2。另外，还同时对周围的晶体管的栅进行刻蚀。另外，将TEOS氧化膜18作为抗蚀剂使用，对ONO膜16、第一多晶硅膜15进行刻蚀。于是如图9所示，不进行堆叠部分的单元选择晶体管MS与存储单元晶体管MC在同一工序中形成。
其次，根据图10～图14所示的剖面图，说明与图4所示的剖面部分对应的存储单元阵列的制造方法。
如图10所示，对于堆叠信号线L的部分来说，在TEOS氧化膜18上，在与存储单元晶体管MC部分对应的部分形成抗蚀剂掩模24。对TEOS氧化膜18进行刻蚀。
如图11所示，将上述被刻蚀的TEOS氧化膜18作为抗蚀剂使用，对硅化钨(WSi)层21和第二多晶硅膜20进行刻蚀。于是如图12所示，形成了存储单元晶体管MC部分的导电层17.1。另外，还同时对周围的晶体管的栅进行刻蚀。
其次，如图13所示，为了只保护单元选择晶体管MS部分而形成抗蚀剂掩模25。将TEOS氧化膜18和该抗蚀剂掩模25作为掩模，进行ONO膜16及第一多晶硅膜15的刻蚀。于是如图14所示，进行信号线L的堆叠部分的单元选择晶体管MS与存储单元晶体管MC一起形成。
通过这样制造，能形成这样的单元选择晶体管，即在每个存储单元中与存储单元相邻、具有与存储单元的隧道氧化膜同时形成的同一厚度的栅氧化膜，而且由与存储单元相同的浮栅电极层、与存储单元相同的层间绝缘膜、以及与存储单元相同的控制栅电极层构成。
另外，图10～图14所示的氧化膜14部分有时是元件分离氧化膜。
图15是表示存储单元阵列104的布局之一例的平面图，图16是表示图15中的1个单位存储单元的布局的平面图。如图15所示，沿行方向配置与存储单元晶体管的栅电极部分相当的栅电极图形50、以及与单元选择晶体管的栅电极部分相当的栅电极图形51。另外，沿列方向配置与位线对应的第一铝布线图形52。为了将单元选择晶体管的堆叠部分和第一铝布线54连接起来，在单元选择晶体管的栅上形成的层间绝缘层上开设与接触孔图形53对应的连接孔。另外为了将第一铝布线54和与信号线L对应的第二铝布线连接起来，在第一铝布线54上形成的层间绝缘层中开设与通路孔图形55对应的连接孔。另外，位线BL和单元选择晶体管的漏区通过接触孔56连接起来。
如图16所示，存储单元晶体管的有源区宽度和单元选择晶体管的有源区宽度由分离氧化膜60来规定。
另外在图17中，示出了与图15对应的存储单元阵列104的存储单元栅图形刻蚀掩模之一例。在图17中，利用图13中示出的抗蚀剂25，将该区的单元选择晶体管的浮栅电极层留下而不进行刻蚀。
对于未被抗蚀剂25覆盖的部分来说，将存储单元晶体管的栅电极层及单元选择晶体管的栅电极层的上方残留的TEOS膜18作为掩模，对ONO膜16.1、16.2及浮栅电极层15.1、15.2进行刻蚀。
图18是通过变更存储单元栅图形刻蚀掩模，不除去控制栅电极层就进行堆叠的剖面图。如图18所示，浮栅电极层15.2的侧壁和控制栅电极层17.2的侧壁由AL接触点40连接。因此由AL布线形成的信号线L和浮栅电极层15.2被连接起来。
另外，关于存储单元晶体管和单元选择晶体管的连接关系，也可以将存储单元晶体管MC配置在单元选择晶体管MS和位线BL之间(以下称源选择型连接)，用这种结构代替上面说明的漏选择型连接。
如上所述，通过用存储单元晶体管和单元选择晶体管构成一个存储单元，在读出工作时，能避免来自与呈选择状态的存储单元连接在同一字线上的呈非选择状态的存储单元的漏泄电流，能实现低压读出工作。
另外，由于单元选择晶体管能与存储单元晶体管在同一工序中制造，所以能用最小的设计间隔尺寸来形成。
另外，由于使用与单元选择晶体管的控制栅电极平行配置的铝的信号线，能使单元选择晶体管高速地呈导通/非导通状态，所以能高速地进行读出工作。其次，根据本发明说明实施例2的非易失性半导体存储器的工作情况。
实施例2是一种具有在实施例1中说明的双晶体管型存储单元的非易失性半导体存储器100，它在进行读出工作时，将加在存储单元晶体管的控制栅电极上的电压作为任意的电位，另外，在进行备用工作时，将与读出工作时相同的电压加在所有的存储单元晶体管上。
图19是实施例2中的双晶体管型存储单元的存储单元部分的阈值分布例图。如图19所示，实施例2的存储单元晶体管的低阈值侧的分布例如可以为0伏以下。与此相应，加在存储单元晶体管的控制栅电极上的电压(读出电压)也能任意地选择。
这是因为，在双晶体管型存储单元中由于单元选择晶体管被连接在各个存储单元晶体管上，所以通过使与呈选择状态的存储单元晶体管连接在同一位线上的呈非选择状态的存储单元晶体管相对应的单元选择晶体管全部呈关断(off)状态，能阻止来自呈非选择状态的存储单元晶体管的漏泄电流。
说明实施例2中的双晶体管型存储单元的存储单元晶体管部分的读出电压和备用(standby)时的电压之间的关系。
图20是加在漏选择型连接的双晶体管型存储单元上的各种电压的电压条件的例图。Vcg表示加在存储单元晶体管的控制栅电极上的电压(读出电压)，Vs表示加在与源线连接的源区上的电压，Vd表示加在与位线连接的漏区上的电压，Vsg表示加在单元选择晶体管的栅电极上的电压。
如图20所示，在备用时，可将与读出工作时相同的电压加在存储单元晶体管的控制栅电极上。这是因为通过使与所有的存储单元晶体管对应的单元选择晶体管呈关断状态，能使存储单元晶体管与位线呈非连接状态，所以不需要进行备用时和读出时的电压调整。
另外，在将外部电源电压Vcc以外的任意电压作为读出电压Vcg使用时，由图1所示的读出电压发生电路132生成读出电压Vcg，供给WL译码器106。
即，在实施例2中的非易失性半导体存储器100中，通过将读出电压Vcg设定为任意的电压，就能调整写入速度或擦除速度。
另外，通过在与读出电压Vcg为同一的电压下进行备用，在进行读出工作时，只将单元选择晶体管的栅电压充电到规定的电压即可。因此，由于不改变读出电压Vcg(加在字线上的电压)就能进行读出工作，所以即使不将铝布线堆叠在字线上，也能高速地进行读出工作。图21是表示本发明的实施例中3的非易失性半导体存储器200的结构的简略框图。
参照图21，非易失性半导体存储器200备有存储单元阵列204，以代替非易失性半导体存储器100中的存储单元阵列104，且备有源译码器207及208，以代替源译码器116，另外还包括SG译码器205。
存储单元阵列204是DINOR型存储单元阵列，包括多个存储单元阵列块BLK。在图21中具有代表性地示出了两个存储单元阵列块BLK0及BLK1、与各存储单元阵列块BLK对应的各4个存储单元晶体管、以及4个单元选择晶体管。
存储单元阵列块BLK0包括存储单元晶体管MC1a、MC1b、MC2a及MC2b；单元选择晶体管MS1a、MS1b、MS2a及MS2b；以及选通门SG1及SG2。
存储单元晶体管MC1a及MC1b各自的源与源线SL1相连接。存储单元晶体管MC2a及MC2b各自的源与源线SL2相连接。
单元选择晶体管MS1a被连接在存储单元晶体管MC1a的漏和副位线SBL1之间。单元选择晶体管MS1b被连接在存储单元晶体管MC1b的漏和副位线SBL1之间。
单元选择晶体管MS2a被连接在存储单元晶体管MC2a的漏和副位线SBL2之间。单元选择晶体管MS2b被连接在存储单元晶体管MC2b的漏和副位线SBL2之间。
选择门SG1用于对主位线BL1和副位线SBL1的连接进行通断。选择门SG2用于对主位线BL2和副位线SBL2的连接进行通断。
存储单元晶体管MC1a及MC2a的各栅电极都连接在字线WL1上，存储单元晶体管MC1b及MC2b的各栅电极都连接在字线WL2上。
存储单元阵列块BLK1包括存储单元晶体管MC3a、MC3b、MC4a及MC4b；单元选择晶体管MS3a、MS3b、MS4a及MS4b；以及选通门SG3及SG4。
存储单元晶体管MC3a及MC3b各自的源与源线SL2相连接。存储单元晶体管MC4a及MC4b各自的源与源线SL2相连接。
单元选择晶体管MS3a被连接在存储单元晶体管MC3a的漏和副位线SBL3之间。单元选择晶体管MS3b被连接在存储单元晶体管MC3b的漏和副位线SBL3之间。
单元选择晶体管MS4a被连接在存储单元晶体管MC4a的漏和副位线SBL4之间。单元选择晶体管MS4b被连接在存储单元晶体管MC4b的漏和副位线SBL4之间。
选择门SG3用于对主位线BL1和副位线SBL3的连接进行通断。选择门SG4用于对主位线BL2和副位线SBL4的连接进行通断。
存储单元晶体管MC3a及MC4a的各栅电极都连接在字线WL3上，存储单元晶体管MC3b及MC4b的各栅电极都连接在字线WL4上。
单元选择晶体管MS1a及单元选择晶体管MS2a的各栅电极层都连接在单元选择线ML1上。单元选择晶体管MS1b及单元选择晶体管MS2b的各栅电极层都连接在单元选择线ML2上。
单元选择晶体管MS3a及单元选择晶体管MS4a的各栅电极层都连接在单元选择线ML3上。单元选择晶体管MS3b及单元选择晶体管MS4b的各栅电极层都连接在单元选择线ML4上。
存储单元SG译码器114将规定的电位供给与所选择的行对应的某条单元选择线ML1～ML4。
源译码器207在写入、擦除、读出工作中，调整源线SL1的电压。源译码器208在写入、擦除、读出工作中，调整源线SL2的电压。
SG译码器205响应从地址缓冲器102供给的内部行地址信号Ax，接收高电压发生电路110及负电压发生电路112的输出，控制对应的选通门SG1～SG4的栅电位，有选择地连接副位线和主位线。
其次，简单地说明非易失性半导体存储器200的工作情况。
在对存储单元写入数据的情况下，将指定应选择的存储单元的地址的地址信号A0～Ai供给地址缓冲器102。另一方面，将应写入的数据供给数据输入输出缓冲器124，与此相应，数据驱动器126驱动对应的位线的电位电平。写入电路130通过位线BL1，从数据驱动器126接收写入数据。
以下假定所选择的存储单元是存储单元阵列块BLK0中的MC1a和MC1b。首先对存储单元阵列块BLK0中的MC1a和MC1b进行擦除工作。即，在写入/擦除控制电路122的控制下，副位线SBL1呈浮置状态，高电压发生电路及负电压发生电路分别发生规定的高电压及负电压。与此相应，源译码器207通过源线SL1使存储单元阵列块BLK0中的存储单元晶体管MC1a及MC1b的源电位呈负电位(例如-8V)。另一方面，阱电位发生电路120也使存储单元晶体管的阱电位呈与存储单元晶体管的源电位相同的负电位(例如-8V)。
存储单元SG译码器114将电位供给单元选择线ML1及ML2。WL译码器106由写入/擦除控制电路122进行控制，将从高电压发生电路110输出的高电压(例如10V)供给字线WL1及WL2。
因此，电子从衬底一侧被注入存储单元晶体管MC1a及MC1b的浮栅电极，这些存储单元晶体管的阈值上升。以上，擦除工作结束。
其次，在写入工作中，写入电路130由写入/擦除控制电路122进行控制，驱动位线BL1的电位电平。即，在只对存储单元MC1a进行数据的写入时，源译码器207使源线SL1呈浮置状态。阱电位发生电路120由写入/擦除控制电路122进行控制，使阱电位呈例如0V。
存储单元SG译码器114将规定的电位供给与所选择的行对应的单元选择线ML1。WL译码器106由写入/擦除控制电路122进行控制，将从负电压发生电路112输出的电压(例如-8V)供给字线WL1。写入电路130也由写入/擦除控制电路122进行控制，根据从高电压发生电路110输出的高电压，使位线BL1的电平呈高电位(例如5V)。
通过将以上这样的电位加在存储单元晶体管MC1a上，电子从浮栅电极被拉出，存储单元晶体管MC1a的阈值变化。
如果电位的供给结束，非易失性半导体存储器200由写入/擦除控制电路122进行控制，在写入/擦除控制电路122中进行写入确认用的检验工作。如果由写入/擦除控制电路122断定应写入存储单元晶体管MC1a的数据的写入尚未完成，则写入用的电位将被再次加在存储单元晶体管MC1a上，然后进行编程检验。
经过这样处理，规定的数据便被写入所选择的存储单元晶体管MC1a。
另外，在实施例3的双晶体管型存储单元中，由于使用单元选择晶体管，所以能将被写入选择的存储单元晶体管只与主位线连接。因此，一个存储单元晶体管的写入工作不会影响其它存储单元晶体管的阈值。对存储单元进行数据读出时，将指定应选择的存储单元的地址的地址信号A0～Ai供给地址缓冲器102。从地址缓冲器102输出内部行地址信号Ax。
假定被选择的是存储单元晶体管MC1a。存储单元SG译码器114响应内部行地址信号Ax，将规定的电位供给与所读出选择的行对应的单元选择线ML1。WL译码器106响应内部行地址信号Ax，将规定的电位供给所读出选择的字线WL1。另外，规定的电位被供给位线BL1及源线SL。读出放大器128通过列选择门SLG1检测位线BL1的电位的变化。
其次，与实施例1中的非易失性半导体存储器100的读出工作速度对比，说明实施例3中的由双晶体管型存储单元构成的非易失性半导体存储器200的读出工作速度。
在双晶体管型存储单元中，单元选择晶体管的驱动力成为决定读出电流的一个重要原因。因此，一般认为在外部电源电压Vcc下降后的情况下，读出电流下降，读出速度下降。
因此，在读出工作中，用读出电流给位线电容充电，通过检测位线电压的变化量(由图1、图21中的读出放大电路128进行检测)，检测存储单元的信息是“0”还是“1”。
因此，即使在读出电流小的情况下，如果位线电容小，给位线充电后能缩短检测用的时间。
图22是表示实施例1中的NOR型存储单元阵列中的位线电容CB0的计算条件的图。在图22中，x1表示位线寄生电容，x2表示存储单元晶体管的扩散层电容，x3表示连接在一条位线上的存储单元的个数。将存储单元晶体管的扩散层电容x2的总量x4(=x2×x3÷2)和位线寄生电容x1相加后的值就是位线电容CB0。
例如，如图22所示，假设位线寄生电容x1为1pF，存储单元晶体管的扩散层电容x2为2fF/单元，连接在一条位线上的存储单元的个数x3为2000个单元，则存储单元晶体管的扩散层电容的总量x4为2pF，位线电容CB0为3pF。
因此，在读出电流为60μA时，给位线充电、检测位线的电位变化量所需要的时间t0为10ns(=3pF×0.2V÷60μA)。另外，这里设检测时所必要的位线电位变化量为0.2V。
其次，求出实施例3中的DINOR型存储单元阵列的位线电容CB1。
图23是说明实施例3中的DINOR型存储单元阵列的位线电容用的电路图。如图23所示，在实施例3中的DINOR型存储单元阵列中，选择门SG1、SG2、…被连接在存储单元晶体管MC和主位线BL之间。
在读出工作中，通过开关选择门SG1、SG2、…，与所选择的存储单元晶体管连接的副位线SBL1、SBL2、…呈与主位线BL相连接的状态。
假设选择了副位线SBL1上的存储单元晶体管MC。选择门SG1呈导通状态，选择门SG2呈关断状态。在64个存储单元连接在各副位线SBL1、SBL2、…上的情况下，通过选择工作，连接在主位线BL上的存储单元变为64个。
图24是表示实施例3中的DINOR型存储单元阵列中的位线电容CB1的计算条件的图。在图24中，x5表示主位线寄生电容，x6表示副位线寄生电容，x7表示存储单元晶体管的扩散层电容，x8表示连接在一条副位线上的存储单元的个数，x10表示选择门的晶体管电容。将存储单元晶体管的扩散层电容x7的总量x9(=x7×x8÷2)、主位线寄生电容x5、副位线寄生电容x6、以及选择门的晶体管电容x10相加后的值就是位线电容CB1。
如图24所示，例如设存储单元晶体管的扩散层电容x7为2fF/单元，连接在一条副位线上的存储单元的个数x8为64个单元，则存储单元晶体管的扩散层电容的总量x9为0.06pF，另外设主位线寄生电容x5为1pF，副位线寄生电容x6为0.05pF，选择门的晶体管电容为0.2pF，则位线电容CB1为1.3pF。即，约为实施例1的NOR型存储单元阵列的位线电容CB0的1/2。
因此，在实施例3中的包括双晶体管型存储单元的DINOR型存储单元阵列中，读出电流即使变为通常的60μA的1/2、即30μA的情况下，存取速度也不会降低。
即，在实施例3中的包括双晶体管型存储单元的DINOR型存储单元阵列中，进行低压读出工作时，单元选择晶体管的驱动力下降，读出电流变小，但由于位线电容的降低效果，即使是通常的读出电流的1/2的电流，存取速度也不降低，所以可以进行低压存取工作及高压存取工作。
另外，与实施例1一样，在实施例3中，采用堆叠在单元选择晶体管的栅电极上的信号线L，高速地驱动单元选择晶体管，所以能以更高的速度进行存取工作。
另外，存储单元晶体管和单元选择晶体管的连接关系可以采用源选择型连接来代替前面说明过的漏选择型连接。其次根据本发明说明实施例4的非易失性半导体存储器的工作情况。
在实施例4中，说明在实施例3中已说明过的具有双晶体管型存储单元的非易失性半导体存储器200中的写入、擦除及读出工作的另一例。
在双晶体管型存储单元中，使用单元选择晶体管对所对应的存储单元晶体管和位线的导通路径进行通断。因此，存储单元晶体管中的阈值分布的最下限可以是例如0伏以下。另外，不需要使低阈值一侧的分布变窄。
与此相应地也能任意选择加在存储单元晶体管的控制栅电极上的电压(读出电压)。另外，备用(standby)时可将与读出电压相同的电压加在存储单元晶体管上。以下用图25～图29进行说明。
图25及图26是表示在非易失性半导体存储器200中加在双晶体管型存储单元上的各种电压条件之一例图。图25对应于漏选择型连接，图26对应于源选择型连接。
另外，图27～图29分别是对应于图25中的各种工作时的时序图，图27对应于读出工作，图28对应于写入工作，图29对应于擦除工作。
在图25～图29中，Vcg表示加在存储单元晶体管的控制栅电极上的电压，Vs表示加在与源线连接的源区上的源电压，Vd表示加在与位线连接的漏区上的漏电压，Vsg表示加在单元选择晶体管的栅电极上的栅电压。另外，在图25及图26中，作为一例，将外部电源电压Vcc设为1.8V。
参照图25及图27，在备用(standby)时，例如使存储单元晶体管的控制栅电极的电压Vcg为0V。在读出工作时，加在存储单元晶体管的控制栅电极上的电压仍然为0V。使漏电压Vd为1V～Vcc(例如1V～1.8V)。使对应的单元选择晶体管的栅电压Vsg为外部电源电压Vcc(例如1.8V)。源电压Vs、阱压Vwell都为0V。于是，从读出选择的存储单元晶体管读出数据。
参照图25及图28，在写入工作中，首先使漏电压Vd为5V，使对应的单元选择晶体管的栅电压Vsg为6V。使存储单元晶体管的控制栅电极的电压Vcg为-10V。开始写入。
如果存储单元晶体管的控制栅电极的电压Vcg变为0V，写入即告结束。
另外，使漏电压Vd为1V～Vcc(例如1V～1.8V)，使对应的单元选择晶体管的栅电压Vsg为外部电源电压Vcc(例如1.8V)。于是，便进行写入确认用的读出。
在现有的DINOR型快速存储器中，由于将脉冲电压加在每1位上，反复进行将电子拉出的工作，以及验证阈值的检验工作，所以使低阈值一侧的分布变窄。可是，在实施例4中，由于不需要使阈值侧电压范围变窄，所以不需要脉冲式地施加电压，且不需要对每个脉冲电压进行写入确认。因此，有充分的时间在写入后再进行写入确认。
参照图25及图29，首先说明对每个擦除单位(区段)分割成阱的情况下的擦除工作。在这时的擦除工作中，首先使源电压Vs、阱压Vwell为-8V，使对应的单元选择晶体管的栅电压Vsg为0V～-8V。使存储单元晶体管的控制栅电极的电压Vcg为10V。于是开始擦除。
如果存储单元晶体管的控制栅电极的电压Vcg变为0V，擦除工作即告结束。
另外，使漏电压Vd为1V～Vcc(例如1V～1.8V)，使对应的单元选择晶体管的栅电压Vsg为外部电源电压Vcc(例如1.8V)。于是，便进行擦除确认用的读出。
其次，说明没有进行阱分割情况下的擦除工作。这时，由于在一个阱内形成存储单元阵列，所以最好在不驱动阱电位的情况下进行擦除工作。因此，将控制栅电极的电位Vcg设为18V。
在此情况下的擦除工作中，首先使源电压Vs、阱压Vwell为0V，使对应的单元选择晶体管的栅电压Vsg为0V。使存储单元晶体管的控制栅电极的电压Vcg为18V。于是开始擦除工作。
如果存储单元晶体管的控制栅电极的电压Vcg变为0V，擦除工作即告结束。
另外，使漏电压Vd为1V～Vcc(例如1V～1.8V)，使对应的单元选择晶体管的栅电压Vsg为外部电源电压Vcc(例如1.8V)。于是，便进行擦除确认用的读出。
另外，在图26所示的源选择型连接的情况下，写入工作时不需要考虑单元选择晶体管的电压降，在写入工作期间，可以将单元选择晶体管关断(源极呈断开状态)，所以使单元选择晶体管的栅电压Vsg定为0V即可，这一点与漏选择型不同。
即，在实施例4的非易失性半导体存储器200中，由于将读出工作时的字线电压、换句话说，将读出电压Vcg设定为任意的电压，所以能进行写入速度或擦除速度的调整。
另外，由于在与读出电压Vcg为同一电压下进行备用(standby)，所以读出工作时只将单元选择晶体管的栅电压充电到规定的电压即可。因此，不改变读出电压Vcg(加在字线上的电压)，就能进行读出工作，所以即使不将铝布线堆叠在字线上，也能高速地进行读出工作。其次根据本发明说明实施例5的非易失性半导体存储器。
实施例5是在实施例1、实施例3中已说明过的构成非易失性半导体存储器的双晶体管型存储单元中，作为存储单元晶体管采用了源/漏穿通耐压比写入工作时的漏极施加电压小的晶体管的一种实施例。
在短沟道的器件中，如果漏极施加电压变大，则会出现载流子通过漏/源之间而被拉出的源/漏穿通现象。将这一限度的电压称为源/漏穿通耐压VX。如图30所示，如果漏极施加电压超过源/漏穿通耐压VX，则漏/源之间的电流就会急剧增大。
这里，将源/漏穿通耐压VX定为将阱、源及栅电压接地时产生1nA的源/漏穿通漏泄电流的漏电压的值。
因此，在现有的单晶体管型的存储单元的快速存储器中，如果使用源/漏穿通耐压VX比写入时漏极施加电压小的晶体管，则在写入工作时漏/源之间的电流急剧增大，在与写入选择存储单元为同一位线上连接的非选择存储单元(漏干扰(disturb)单元)中会引起漏泄电流流动或断开的源电位显著上升的现象。
在此情况下，不可能进行正常的写入工作，所以不可能将源/漏穿通耐压VX比写入工作时的漏极施加电压Vd小的晶体管、即栅电极长度短的晶体管作为存储单元使用。
可是，在双晶体管型存储单元中，由于单元选择晶体管与每个存储单元连接，所以即使在将源/漏穿通耐压VX比写入工作时的漏极施加电压Vd小的晶体管作为存储单元使用的情况下，也能用单元选择晶体管将电流关断。即，即使引起了源/漏穿通时，也完全不影响写入工作。
因此，通过采用双晶体管型存储单元结构，就能使用栅电极长度短的晶体管，可实施栅电极长度微细化。其次根据本发明说明实施例6的非易失性半导体存储器的结构。
图31是实施例6中的双晶体管型存储单元的平面图。与在实施例1中说明的图16所示的平面图相比较，在实施例6中，在构成非易失性半导体存储器的双晶体管型存储单元中，使存储单元晶体管部分的有源区宽度比单元选择晶体管部分的有源区宽度小。
因此，能降低加在单元选择晶体管上的电压。
以下，利用图32～图33说明有源区宽度和所加电压的关系。
首先说明擦除工作时的隧道氧化膜电场Eox。由于是擦除工作，所以存储单元晶体管中的源电位、漏电位及衬底电位全都相等。因此，当存储单元晶体管内的电荷蓄积量为0时，根据电荷的法则，式(1)成立。
0=(Vcg-Vfg)×Cono+(Vsub-Vfg)×(Cs+Cd+Csub)……(1)式中，Vcg表示控制栅电极的电位，Vfg表示浮栅电极的电位。
另外，如图32所示，Cono表示控制栅电极7和浮栅电极5之间的电容，Csub表示浮栅电极5和衬底1之间的电容。另外，Cd表示浮栅电极5和漏区3之间的电容，Cs表示浮栅电极5和源区2之间的电容。
根据式(1)，式(2)～式(3)的关系成立。
αcg=Cono/(Cono+Cd+Csub+Cs)……(2)Vfg=αcg×Vcg+(1-αcg)×Vsub……(3)式中，αcg表示耦合比。
因此，隧道氧化膜电场Eox满足式(4)～(5)的关系。
Eox=｜Vfg-Vsub｜/tox……(4)=αcg×｜Vcg-Vsub｜/tox……(5)式中，tox表示隧道氧化膜厚度。另外｜Vcg-Vsub｜表示擦除电压。
由上所述，如果耦合比αcg大，则隧道氧化膜电场Eox也变大。与此相伴随，能使擦除电压｜Vcg-Vsub｜小。
因此，电容Cono及电容(Cd+Csub+Cs)分别满足式(6)～(7)。
Cono=Eox×Lcg-fg×L/teff……(6)(Cd+Csub+Cs)=Eox×Weff×L/tox……(7)式中，L表示栅电极长度，teff表示ONO膜的氧化膜换算厚度，Weff表示有源区宽度。另外，如图33所示，Lcg-fg表示控制栅电极7和浮栅电极5的重叠长度。
因此，根据式(2)、式(6)～(7)，对于耦合比αcg来说，式(8)成立。
αcg=1/{1+teff×Weff/(tox×Lcg-fg)}……(8)即，根据式(8)，如果有源区宽度Weff小，则耦合比αcg变大。
根据以上所示的关系，通过使有源区宽度变小，能使擦除电压｜Vcg-Vsub｜变小。即，能降低擦除所必要的电压。231同样，在写入工作时，通过有源区宽度变小，使耦合比αcg变大，能降低写入擦除电压。
另一方面，对于单元选择晶体管来说，通过增大有源区宽度，能增大单元选择晶体管的电流驱动力，且在读出时等能降低使单元选择晶体管导通所需要的加在栅电极上的电压。因此，如图31所示，通过在存储单元晶体管部分使分离氧化膜形成掩模减小，而在单元选择晶体管部分变大，能同时获得这些效果。其次，说明本发明的实施例7的非易失性半导体存储器的结构。
实施例7是在构成快速存储器的双晶体管型的存储单元中，将P沟道型MOS晶体管作为存储单元晶体管用的实施例。
图34是表示本发明的实施例7的非易失性半导体存储器300的结构的简略框图。
如图34所示，非易失性半导体存储器300包括存储单元阵列304，用它代替实施例1中的存储单元阵列104。
存储单元阵列304是NOR型存储单元阵列，它包括多个存储单元晶体管MC、以及多个单元选择晶体管MS。存储单元晶体管MC及单元选择晶体管MS都由P沟道型晶体管构成。
在图34中，代表性地示出了存储单元晶体管MC11、MC12、MC21及MC22，以及单元选择晶体管MS11、MS12、MS21及MS22。
存储单元晶体管MC11及MC21的各栅电极都连接在字线WL1上。存储单元晶体管MC12及MC22的各栅电极都连接在字线WL2上。
存储单元晶体管MC11、MC12、MC21及MC22的各源区连接在源线SL上。
单元选择晶体管MS11连接在位线BL1和存储单元晶体管MC11的漏区之间。单元选择晶体管MS12连接在位线BL1和存储单元晶体管MC12的漏区之间。单元选择晶体管MS21连接在位线BL2和存储单元晶体管MC21的漏区之间。单元选择晶体管MS22连接在位线BL2和存储单元晶体管MC22的漏区之间。
单元选择晶体管MS11及MS21的各栅电极都连接在单元选择线ML1上。单元选择晶体管MS12及MS22的各栅电极都连接在单元选择线ML2上。
另外，在非易失性半导体存储器300中，高电压发生电路110将必要的高电压供给WL译码器106、阱电位发生电路120、以及源译码器116。负电压发生电路112将必要的负电压供给WL译码器106及写入电路130。
阱电位发生电路120接收高电压发生电路110的输出，控制形成存储单元晶体管的半导体衬底表面的阱电位。写入电路130将来自负电压发生电路112的负电压供给对应的位线。
WL译码器106接收高电压发生电路110及负电压发生电路112的输出，在写入工作中将高电压供给所选择的字线，在擦除工作中将负电压供给所选择的字线。另外WL译码器106还能接收在读出电压发生电路132中生成后供给的任意的读出电压。
源译码器116接收高电压发生电路110的输出，通过源线SL，使存储单元晶体管MC1的源电位呈高电压。
因此，用P沟道型MOS晶体管构成单晶体管型存储单元的非易失性半导体存储器，如“非易失性半导体存储器(特愿平7-148969号)”中所公开的那样，通过能带间隧道电流感应热电子注入(BBHE)写入，能高速地进行写入工作。
为了参考，分别说明对使用N沟道型MOS晶体管作为存储单元晶体管的现有的单晶体管型存储单元的写入工作，以及对使用P沟道型MOS晶体管作为存储单元晶体管的现有的单晶体管型存储单元的写入工作。
图35是表示将N沟道型MOS晶体管作为存储单元用的现有的单晶体管型存储单元的写入工作时的条件和写入速度之一例图。另外，图36是表示在将P沟道型MOS晶体管作为存储单元用的现有的单晶体管型存储单元中，用与图35相同的速度进行写入用的条件之一例图。在图35及图36中，Vd表示加在存储单元晶体管的漏区上的电压，Vcg表示加在存储单元晶体管的控制栅电极上的电压，tox表示存储单元晶体管的隧道氧化膜的厚度。
在用P沟道型MOS晶体管形成了存储单元晶体管的情况下，在写入工作中，在漏区附近，在能带与能带之间由隧道电流产生的电子-空穴对中，空穴被拉向漏区，另外，在漏区中由于空穴的密度大，所以象以往一样引起散射，争夺能量，不会变成具有高能量的热空穴。另外，假定即使在存在了热空穴的情况下，由于浮栅电极呈正电位，所以不能注入热空穴。
因此，不会引起向隧道氧化膜注入热空穴的现象，能防止在现有的N沟道型MOS晶体管中成为问题的那种由于向隧道氧化膜注入热空穴而引起的隧道氧化膜的显著劣化。
即，P沟道型MOS晶体管有上述特征，具有用低电压实现高速写入的能力。可是，将图35及图36加以比较可知，P沟道型MOS晶体管为了确保漏扰动容限而不能增大漏电压Vd，所以不能将控制栅电压Vcg抑制得较低。
与这些情况不同，现用图37及图38说明将P沟道型MOS晶体管作为存储单元晶体管使用的双晶体管型存储单元的快速存储器的写入工作情况。
图37是表示使用P沟道型MOS晶体管的漏选择型连接存储单元的结构和电压施加条件之一例图。图38是表示使用P沟道型MOS晶体管的双晶体管型存储单元的写入工作时的条件和写入速度之一例图。
在图37中代表性地示出了存储单元晶体管MC1及MC2和单元选择晶体管MS1及MS2。
这里，说明写入工作中选择存储单元晶体管MC2的情况。这时，将负电压(-7V)加在单元选择晶体管MS2的栅上。单元选择晶体管MS1的栅电压仍为0V。
因此，在写入工作中，在将负电压(-6V)加在位线上的情况下，存储单元晶体管MC2的漏区的电位变成减去阈值电压的大小而达到-6V。
另一方面，同一位线上的呈非选择状态的存储单元晶体管MC1的漏电压为0V，不施加写入电压(-6V)。即，不会引起漏干扰(disturb)。
因此，在将P沟道型MOS晶体管作为存储单元晶体管使用的双晶体管型存储单元中，可以设定图38所示的偏压。即，相对于图36所示的将P沟道型MOS晶体管作为存储单元使用的现有的单晶体管型存储单元来说，能将写入工作时的电压降低至±6V。
另外，虽然说明了应用于图34所示的NOR型快速存储器的情况，但也能应用于DINOR型快速存储器。
另外，存储单元晶体管和单元选择晶体管的连接关系可以采用源选择型连接来代替前面说明过的漏选择型连接。其次根据本发明说明实施例8的非易失性半导体存储器的工作情况。
在实施例8中，说明在实施例7中已说明过的具有将P沟道型MOS晶体管作为存储单元晶体管使用的双晶体管型存储单元的非易失性半导体存储器300中的写入、擦除及读出工作的另一例。
在双晶体管型存储单元中，使用单元选择晶体管对所对应的存储单元晶体管和位线的导通路径进行通断。因此，存储单元晶体管中的阈值分布的最下限可以是例如0伏以下。另外，不需要使低阈值侧的分布变窄。
与此相应，能任意选择加在存储单元晶体管的控制栅电极上的电压(读出电压)。另外，备用(standby)时可将与读出电压相同的电压加在存储单元晶体管上。
图39及图40是表示在非易失性半导体存储器300中加在双晶体管型存储单元上的各种电压条件之一例图。图39对应于漏选择型连接，图40对应于源选择型连接。Vcg表示加在存储单元晶体管的控制栅电极上的电压，Vs表示加在与源线连接的源区上的源电压，Vd表示加在与位线连接的漏区上的漏电压，Vsg表示加在单元选择晶体管的栅电极上的栅电压。以下，利用图39着重说明漏选择型连接。
在备用(standby)时，例如使存储单元晶体管的控制栅电极的电压Vcg为0V。在读出工作时，加在存储单元晶体管的控制栅电极上的电压仍然为0V。
使漏电压Vd为-1V～-1.8V。使对应的单元选择晶体管的栅电压Vsg为-1.8V。源电压Vs、阱压Vwell都为0V。于是，从读出选择的存储单元晶体管读出数据。
在写入工作中，使漏电压Vd为-5V，使对应的单元选择晶体管的栅电压Vsg为-6V。使存储单元晶体管的控制栅电极的电压Vcg为10V。开始写入。
如果存储单元晶体管的控制栅电极的电压Vcg变为0V，写入即告结束。
在现有的DINOR型快速存储器中，由于将脉冲电压加在每1位上，反复进行将电子拉出的工作，以及验证阈值的检验工作，所以使低阈值一侧的分布变窄。可是，在实施例8中，由于不需要使阈值侧电压范围变窄，所以不需要脉冲式地施加电压，且不需要对每个脉冲电压进行写入确认。因此，有充分的时间在写入后进行写入确认。
其次，首先说明对每个擦除单位(区段)分割成阱的情况下的擦除工作。在这时的擦除工作中，首先使源电压Vs、阱压Vwell为8V，使对应的单元选择晶体管的栅电压Vsg为0V～8V。使存储单元晶体管的控制栅电极的电压Vcg为-10V。于是开始擦除。
如果存储单元晶体管的控制栅电极的电压Vcg变为0V，擦除工作即告结束。
其次，说明没有进行阱分割情况下的擦除工作。这时，由于在一个阱内形成全体存储单元阵列，所以最好在不驱动阱电位的情况下进行擦除工作。因此，将控制栅电极的电位Vcg设为-18V。
在此情况下的擦除工作中，首先使源电压Vs、阱压Vwell为0V，使对应的单元选择晶体管的栅电压Vsg为0V。使存储单元晶体管的控制栅电极的电压Vcg为-18V。于是开始擦除工作。
如果存储单元晶体管的控制栅电极的电压Vcg变为0V，擦除工作即告结束。
另外，在图40所示的源选择型连接的情况下，写入工作时不需要考虑单元选择晶体管的电压降，在写入工作期间，可以将单元选择晶体管关断(源极呈断开状态)，所以使单元选择晶体管的栅电压Vsg为0V即可，这一点与漏选择型不同。
即，在实施例8的非易失性半导体存储器300中，由于将读出工作时的字线电压、换句话说，将读出电压Vcg设定为任意的电压，所以能进行写入速度或擦除速度的调整。
另外，由于在与读出电压Vcg为同一电压下进行备用(standby)，所以读出工作时只将单元选择晶体管的栅电压充电到规定的电压即可。因此，不改变读出电压Vcg(加在字线上的电压)，就能进行读出工作，所以即使不将铝布线堆叠在字线上，也能高速地进行读出工作。
另外，虽然说明了应用于NOR型快速存储器的情况，但也能应用于DINOR型快速存储器。其次根据本发明说明实施例9的非易失性半导体存储器的工作情况。
在实施例9中，说明在实施例7中说明过的有双晶体管型存储单元的非易失性半导体存储器300的工作的另一例。
在实施例9中，由于使用P沟道型MOS晶体管构成双晶体管型存储单元，所以备用(standby)时，能将外部电源电压Vcc加在全部阱上。
图41是表示实施例9中的双晶体管型存储单元的电压施加条件之一例图。图42是与图41对应的双晶体管型存储单元的读出工作的时序图。
如图41～图42所示，在备用(standby)时及读出工作时，例如使存储单元晶体管的控制栅电压Vcg为外部电源电压Vcc。
另外，在备用(standby)时，使所有的包括存储单元晶体管及单元选择晶体管的阱电位Vwell为外部电源电压Vcc。
在读出工作中，使单元选择晶体管的栅电压Vsg为0V。
即，由于用P沟道型晶体管构成双晶体管型存储单元，所以备用(standby)时能将外部电源电压Vcc加在包括存储单元的全部阱上，其结果，不需要使用负电压，而用外部电源电压Vcc就能工作。
另外，由于将外部电源电压Vcc加在全部阱上来进行备用(standby)，所以能提高读出工作的存取速度。
另外，虽然说明了应用于NOR型快速存储器的情况，但也能应用于DINOR型快速存储器。
本发明第一方面的非易失性半导体存储器由于使用能进行电写入、擦除的存储单元晶体管和控制通过存储单元晶体管流过位线和源线之间的电流的MOS晶体管构成存储单元，所以在读出工作中，能避免来自连接在与呈选择状态的存储单元为同一字线上的呈非选择状态的存储单元的漏泄电流，因此能避免由于过擦除或过写入而产生的错误工作，能在低压下工作。另外，由于使用已堆叠的金属布线控制上述MOS晶体管的导通/非导通，所以能高速工作。
本发明第二方面的非易失性半导体存储器是本发明第一方面的非易失性半导体存储器，由于任意地设定读出电压，所以能调整写入速度或擦除速度。另外，由于用与读出电压相同的电压进行备用(standby)，所以即使不将铝布线加在字线上，也能高速地进行读出工作。
本发明第三方面的非易失性半导体存储器由于使用能进行电写入、擦除的存储单元晶体管和控制通过存储单元晶体管流过位线和源线之间的电流的开关装置构成存储单元，所以在读出工作中，能避免来自连接在与呈选择状态的存储单元为同一字线上的呈非选择状态的存储单元的漏泄电流，因此能避免由于过擦除或过写入而产生的错误工作，能在低压下工作。另外由于分割位线，所以能防止一个存储单元阵列块的写入工作对其它存储单元阵列块的存储单元晶体管的阈值产生影响。
本发明第四方面的非易失性半导体存储器是本发明第三方面的非易失性半导体存储器，由于任意地设定读出电压，所以能调整写入速度或擦除速度。另外，由于用与读出电压相同的电压进行备用(standby)，所以即使不将铝布线加在字线上，也能高速地进行读出工作。
本发明第五方面的非易失性半导体存储器是本发明第三方面的非易失性半导体存储器，另外由于用MOS晶体管构成上述的开关装置，使用已堆叠的金属布线控制上述MOS晶体管的导通/非导通，所以能高速工作。
本发明第六方面的非易失性半导体存储器由于使用能电写入、擦除的存储单元晶体管和控制通过存储单元晶体管流过位线和源线之间的电流的开关装置构成存储单元，所以在读出工作中，能避免来自连接在与呈选择状态的存储单元为同一字线上的呈非选择状态的存储单元的漏泄电流，因此能避免由于过擦除或过写入而产生的错误工作，能在低压下工作。另外由于将P沟道型MOS晶体管作为存储单元晶体管使用，所以通过能带间的隧道电流感应热电子注入进行写入，能高速地进行写入工作。
本发明第七方面的非易失性半导体存储器是本发明第六方面的非易失性半导体存储器，另外由于用P沟道型MOS晶体管作为开关装置，所以性半导体存储器，另外由于用P沟道型MOS晶体管作为开关装置，所以备用(standby)时能将正电压加在全部阱上。另外，由于能将正电压加在全部阱上进行备用(standby)，所以能高速地进行读出工作。
如果采用本发明第八方面的存储单元，则由于使用能电写入、擦除的存储单元晶体管和控制通过存储单元晶体管流过位线和源线之间的电流的选择晶体管构成存储单元，所以在读出工作中，能避免来自连接在与呈选择状态的存储单元为同一字线上的呈非选择状态的存储单元的漏泄电流，因此能避免由于过擦除或过写入而产生的错误工作，能在低压下工作。另外由于在同一工序中形成存储单元晶体管和选择晶体管，所以能用最小的设计间隔尺寸形成上述晶体管。
本发明第九方面的存储单元是本发明第八方面的存储单元，另外，由于设有驱动选择晶体管的已堆叠的金属布线，所以能使上述选择晶体管高速工作。
如果采用本发明第十方面的存储单元，则由于使用存储单元晶体管和控制通过存储单元晶体管流过位线和源线之间的电流的MOS晶体管构成存储单元，所以在读出工作中，能避免来自连接在与呈选择状态的存储单元为同一字线上的呈非选择状态的存储单元的漏泄电流，因此能避免由于过擦除或过写入而产生的错误工作，能在低压下工作。另外，由于使存储单元晶体管的栅电极宽度比MOS晶体管的栅电极宽度小，所以在存储单元晶体管中能降低写入擦除电压，在MOS晶体管中能增大电流驱动力，降低读出工作时为了变成导通状态所必要的栅施加电压。
本发明第十一方面的存储单元是本发明第十方面的存储单元，由于将MOS晶体管配置在存储单元晶体管和源线之间，所以能控制流过存储单元晶体管和源线之间的电流。
本发明第十二方面的存储单元是本发明第十方面的存储单元，由于将MOS晶体管配置在存储单元晶体管和位线之间，所以能控制流过存储单元晶体管和位线之间的电流。
如果采用本发明第十三方面的存储单元，则由于设有存储单元晶体管和控制通过存储单元晶体管流过位线和源线之间的电流的MOS晶体管，所以在读出工作中，能避免来自连接在与呈选择状态的存储单元为同一字线上的呈非选择状态的存储单元的漏泄电流，因此能避免由于过擦除或过写入而产生的错误工作，能在低压下工作。另外，由于能使用引起源/漏穿本发明第十四方面的存储单元是本发明第十三方面的存储单元，由于将MOS晶体管配置在存储单元晶体管和源线之间，所以能控制流过存储单元晶体管和源线之间的电流。
本发明第十五方面的存储单元是本发明第十三方面的存储单元，由于将MOS晶体管配置在存储单元晶体管和位线之间，所以能控制流过存储单元晶体管和位线之间的电流。
权利要求
1．一种在半导体衬底上形成的非易失性半导体存储器，其特征在于备有沿多个行和多个列配置的多个存储单元；分别对应于上述多个行设置的多条字线；分别对应于上述多个列设置的多条位线；以及供给第一电位的源线，上述多个存储单元各包括存储单元晶体管；以及MOS晶体管，上述各存储单元晶体管包括由对应的上述字线控制电位的控制栅；由上述控制栅电位进行控制、互相呈导通/非导通状态的源及漏；以及浮栅，上述各MOS晶体管通过对应的上述存储单元晶体管，有选择地对流过上述位线和上述第一电位之间的电流的导通路径进行通断，属于同一行的上述多个MOS晶体管共同具有栅层，还分别对应于上述同一行备有多条金属布线，上述多条金属布线的各条将具有多个连接孔的绝缘膜夹在中间而布置在对应的上述栅层的上方，上述各金属布线通过各自对应的上述连接孔与对应的上述栅层连接，还备有响应外部地址信号、将电位有选择地供给上述各金属布线的开关选择装置。
2．根据权利要求1所述的非易失性半导体存储器，其特征在于还备有响应外部地址信号、选择上述字线的行选择装置；响应外部地址信号、选择上述位线的列选择装置；以及将电子注入上述存储单元晶体管的上述浮栅、或将电子拉出的写入擦除装置。
3．一种在半导体衬底上形成的非易失性半导体存储器，其特征在于备有沿多个行和多个列配置的多个存储单元；分别对应于上述多个行设置的多条字线；分别对应于上述多个列设置的多条位线；以及供给第一电位的源线，上述多个存储单元各被分割成包括沿多个行和多个列配置的多个存储单元的多个区段，上述多条位线包括在上述多个区段中与上述多个存储单元的列对应设置的多条主位线；以及分别与上述多个区段对应设置的多条副位线组，上述各副位线组有与对应的区段内的多个列对应的多条副位线，上述多个存储单元各包括存储单元晶体管；以及开关装置，上述各存储单元晶体管包括由对应的上述字线的电位控制的控制栅；由上述控制栅电位进行控制、互相呈导通/非导通状态的源及漏；以及浮栅，上述各开关装置有选择地对通过对应的上述存储单元晶体管流过上述位线和上述第一电位之间的电流的导通路径进行通断，还包括响应外部地址信号，选择上述字线的行选择装置；响应外部地址信号，选择上述位线的列选择装置；响应外部地址信号，控制上述多个开关装置的开关选择装置；将电子注入上述存储单元晶体管的上述浮栅、或将电子拉出的写入擦除装置；以及有选择地将上述多个副位线组与上述多条主位线连接的连接装置。
4．根据权利要求3所述的非易失性半导体存储器，其特征在于还备有读出所选择的上述存储单元晶体管的数据的读出装置，上述行选择装置在从上述存储单元晶体管读出数据的工作中，将第二电压供给对应的上述字线，在备用(standby)时将第三电压供给上述多条字线，上述第二电压和上述第三电压相同。
5．根据权利要求3所述的非易失性半导体存储器，其特征在于上述各开关装置是MOS晶体管，属于同一行的上述多个MOS晶体管共同具有栅层，还分别对应于上述同一行备有多条金属布线，上述多条金属布线的各条将具有多个连接孔的绝缘膜夹在中间而布置在对应的上述栅层的上方，上述各金属布线通过各自对应的上述连接孔与对应的上述栅层连接，上述开关选择装置响应外部地址信号、将电位有选择地供给上述各金属布线。
6．一种在半导体衬底上形成的非易失性半导体存储器，其特征在于备有沿多个行和多个列配置的多个存储单元；分别对应于上述多个行设置的多条字线；分别对应于上述多个列设置的多条位线；以及供给第一电位的源线，上述多个存储单元各包括存储单元晶体管；以及开关装置，上述各存储单元晶体管包括在设在上述半导体衬底的主表面上的n型阱内形成的p型源区及p型漏区；在被夹在上述源区和上述漏区之间的沟道区上、将隧道氧化膜夹在中间形成的浮栅；以及在上述浮栅的上方将绝缘膜夹在中间形成的由对应的上述字线控制电位的控制栅，上述各开关装置有选择地对通过对应的上述存储单元晶体管流过上述位线和上述第一电位之间的电流的导通路径进行通断。
7．根据权利要求6所述的非易失性半导体存储器，其特征在于还备有响应外部地址信号，选择上述字线的行选择装置；响应外部地址信号，选择上述位线的列选择装置；响应外部地址信号，控制上述多个开关装置的开关选择装置；以及将电子注入上述存储单元晶体管的上述浮栅、或将电子拉出的写入擦除装置。
8．一种在半导体衬底上构成的非易失性半导体存储器的构成存储单元阵列的存储单元，上述存储单元阵列备有分别对应于上述存储单元阵列的多个行设置的多条字线；分别对应于上述存储单元阵列的多个列设置的多条位线；以及供给第一电位的多条源线，上述存储单元备有设在对应的上述位线和上述第一电位之间、根据对应的上述字线的电位而呈导通/非导通状态、可以电气地且非易失地控制阈值电压的存储单元晶体管；以及对通过上述存储单元晶体管流过上述位线和上述第一电位之间的电流的导通路径有选择地进行通断的选择晶体管，上述存储单元晶体管包括在上述半导体衬底的主表面上形成的第一掺杂区；在上述半导体衬底的主表面上且与上述第一掺杂区相距规定的间隔形成的第二掺杂区；在被上述第一掺杂区和上述第二掺杂区夹在中间的区域的上方通过第一氧化膜形成的第一电极层；以及在上述第一电极层的上方通过第一绝缘膜形成的第二电极层，上述选择晶体管包括在上述半导体衬底的主表面上形成的第三掺杂区；在上述半导体衬底的主表面上且与上述第三掺杂区相距规定的间隔形成的第四掺杂区；在被上述第三掺杂区和上述第四掺杂区夹在中间的区域的上方通过第二氧化膜形成的第三电极层；以及在上述第三电极层的上方通过第二绝缘膜形成的第四电极层，上述第二掺杂区和上述第三掺杂区共同占有同一个区域，上述第一氧化膜和上述第二氧化膜在同一工序中形成，上述第一电极层和上述第三电极层在同一工序中形成，上述第一绝缘膜和上述第二绝缘膜在同一工序中形成，上述第二电极层和上述第四电极层在同一工序中形成。
9．根据权利要求8所述的存储单元，其特征在于属于同一行的上述多个选择晶体管至少共同占有上述第三电极层，还分别对应于上述同一行备有多条金属布线，上述多条金属布线的各条将具有多个连接孔的绝缘膜夹在中间而布置在属于对应的上述同一行的上述选择晶体管的上方，上述各金属布线通过各自对应的上述连接孔与对应的上述第三电极层导电性地连接。
10．一种构成非易失性半导体存储器的存储单元阵列的存储单元，该非易失性半导体存储器的存储单元阵列备有分别对应于上述存储单元阵列的多个行设置的多条字线；分别对应于上述存储单元阵列的多个列设置的多条位线；以及供给第一电位的多条源线，该存储单元的特征在于备有存储单元晶体管；以及MOS晶体管，上述存储单元晶体管包括由对应的上述字线的电位控制的控制栅；由上述控制栅的电位控制、互相呈导通/非导通状态的源及漏；以及浮栅，上述MOS晶体管对通过对应的上述存储单元晶体管流过上述位线和上述第一电位之间的电流的导通路径有选择地进行通断，上述存储单元晶体管的栅宽比上述MOS晶体管的栅宽小。
11．根据权利要求10所述的存储单元，其特征在于上述存储单元晶体管的漏与对应的上述位线连接，上述存储单元晶体管的源与上述MOS晶体管的一个导通端连接，上述MOS晶体管的另一个导通端与上述源线连接。
12．根据权利要求10所述的存储单元，其特征在于上述MOS晶体管的一个导通端与对应的上述位线连接，上述MOS晶体管的另一个导通端与上述存储单元晶体管的漏连接，上述存储单元晶体管的源与上述源线连接。
13．一种构成非易失性半导体存储器的存储单元阵列的存储单元，该非易失性半导体存储器的存储单元阵列备有分别对应于上述存储单元阵列的多个行设置的多条字线；分别对应于上述存储单元阵列的多个列设置的多条位线；以及供给第一电位的多条源线，该存储单元的特征在于备有存储单元晶体管；以及MOS晶体管，上述存储单元晶体管包括由对应的上述字线的电位控制的控制栅；由上述控制栅的电位进行控制、互相呈导通/非导通状态的源及漏；以及浮栅，上述MOS晶体管对通过对应的上述存储单元晶体管流过上述位线和上述第一电位之间的电流的导通路径有选择地进行通断，在对上述存储单元晶体管进行写入工作时，写入电压加在上述存储单元晶体管的漏上，上述写入电压比上述存储单元晶体管的源/漏穿通耐压大。
14．根据权利要求13所述的存储单元，其特征在于上述存储单元晶体管的漏与对应的上述位线连接，上述存储单元晶体管的源与上述MOS晶体管的一个导通端连接，上述MOS晶体管的另一个导通端与上述源线连接。
15．根据权利要求13所述的存储单元，其特征在于上述MOS晶体管的一个导通端与对应的上述位线连接，上述MOS晶体管的另一个导通端与上述存储单元晶体管的漏连接，上述存储单元晶体管的源与上述源线连接。
全文摘要
提供一种能使用低压电源进行可靠性高的高速读出工作、且能以低成本制造的非易失性半导体存储器。存储单元阵列104包括存储单元晶体管MC和与各存储单元晶体管对应的单元选择晶体管MS。存储单元SG译码器114将电位供给与所选择的行对应的单元选择线ML。单元选择晶体管MS利用单元选择线ML的电位,对通过存储单元晶体管MC流过位线和源线之间的电流的导通路径进行通断。其结果,在读出工作时能抑制来自非选择的存储单元晶体管的漏泄电流的影响。
文档编号H01L21/8247GK1211077SQ9810792
公开日1999年3月17日 申请日期1998年5月6日 优先权日1997年9月5日
发明者大中道崇浩, 味香夏夫 申请人:三菱电机株式会社