专利名称：纵向晶体管的制作方法
技术领域：
本发明涉及器件和器件的制造方法，特别涉及纵向晶体管。
在器件制造中，在衬底上形成绝缘层，半导体层和导电层。对这些膜层构图以确定图形和间隔。图形和间隔的最小尺寸或部特征尺寸(F)取决于光刻系统的分辨力。构形和间隔以形成器件，如晶体管，电容器和电阻器。之后，这些器件互连而获得规定的电功能。用常规制造方法，如氧化，离子注入，淀积，硅外延生长，光刻和腐蚀等形成各器件层并对它们构图。这些方法已由S.M.Sze.VLSI Technology.and ed.，New York，McGraw-Hill，1988年公开，这里引作参考。
随机存取存储器，如动态随机存取存储器(DRAM)，包括很多排列成行和列结构的存储器单元，用于存储信息。一种存储器单元包括用导电带连到例如沟道电容器的晶体管。通常电容器叫做“节”。当触发时，晶体管使数据阅读或写入电容器中。
不断要求缩小器件有助于更大密度和更小特征尺寸和单元面积的DRAM的设计。例如，已研究了使常规单元面积8F2减小到接近和低于6F2。但是，这种密集封装的小特征和单元尺寸的制造有困难。例如，小型化造成的掩模级涂层的灵敏度使DRAM单元中的晶体管的设计和制造均有困难。此外，这种小型化使器件阵列的规模受到限制，造成短沟道问题，即对器件工作造成负面影响。短沟道器件的设计原则与节结的常规小量掺杂之间的矛盾，进一步加重了这些问题。
从以上讨论发现，需要提供一种容易在DRAM单元中实现的晶体管。
本发明涉及纵向晶体管。在一个实施例中，纵向晶体管装在有沟道电容器的存储器单元之中。在如硅晶片的衬底中形成沟道电容器。沟道电容器的顶表面凹进在衬底顶表面下面。设置浅的沟槽隔离层(STI)使存储器单元与其它器件隔离。STI覆盖部分沟道电容器，留下沟道电容器上的剩余部分。晶体管位于衬底上与STI相对。晶体管包括栅，漏和源。栅包括位于衬底表面上的水平部分和涂到硅侧壁和STI侧壁之间的剩余部分的垂直部分的导电层。用电介质层使晶体管的垂直部分与沟道电容器隔离。
图1是常规DRAM单元；图2是按本发明的DRAM单元；图3A-3I示出制造图2所示DRAM单元的工艺。
本发明涉及纵向晶体管。为了便于说明，以制造沟道电容器DRAM单元的说明来说明本发明。但是，本发明涉及更宽的范围，通常扩展到晶体管的制造。为容易理解本发明，说明了常规的沟道电容器DRAM单元。
参见图1，它示出了常规沟道电容器DRAM单元100。这种常规沟道电容器DRAM单元已在例如Nesbit et al.“A0.6μm2256Mb Trench DRAMCell With Self-Aligned Buried Strap(BEST)”，IEDM.93-627.中说明，这里引作参考。通常，用字线和位线互连单元阵列，构成DRAM芯片。
DRAM单元包括衬底101中形成的沟道电容器160。用如硼(B)对衬底进行P型轻掺杂(P-)。用如砷(As)的n型杂质重掺杂(n+)的多晶硅161填充沟道。多晶硅用作电容器的一个极板。用掺砷的掩埋极板165构成电容器的另一极板。
DRAM单元还包括水平晶体管110。该晶体管包括栅112，源113和漏114。离子注入n型杂质，如磷(P)，构成栅和源。通过导电带125把晶体管连接到电容器。用从沟道中的砷掺杂多晶硅中向外扩散出的As杂质构成导电带。
沟道顶部形成环168。环防止节结穿通到掩埋极板。穿通可理解成它影响单元的工作能力。如图所示，环限定了掩埋导电带的底和掩埋极板的顶。
掩埋阱170包含n型杂质如P，它位于衬底表面下面。掩埋n-阱中的杂质浓度峰值在环底周围。通常，阱是轻掺杂。掩埋阱用于连接阵列式DRAM单元的掩埋极板。
通过给晶体管的源和栅加适当的电压对晶体管的触发，可从沟道电容器写出或读出数据。DRAM阵列中通常栅和源分别形成字线和位线。设置浅的沟道隔离层(STI)180，以使DRAM单元与其它单元或器件隔离。如图所示，在沟道上形成字线120，并用STI使它们隔离。字线120叫做“跨越字线”(“Passing Wordline”)。这种结构叫做折合位线体系结构。
图2示出按本发明的纵向晶体管250的一个实施例。纵向晶体管用在DRAM单元201中。DRAM单元是一个埋入的隔离节沟道(MINT)单元。也可用其它单元构形。
如图所示，DRAM单元用衬底203中形成的沟道电容器210。衬底例如用第一导电型杂质轻掺杂。一个实施例中，用P型杂质(P-)，如B轻掺杂的衬底。通常，沟道包括用第二导电型杂质重掺杂的多晶硅(poly)211。如图所示，多晶硅是用n型杂质(n+)如As或P重掺杂。一个实施例中，多晶硅是用As重掺杂的。多晶硅211用作电容器的一个极板。包含如As的n型掩埋极板220构成电容器的另一极板。
沟道顶附近构成环227，并稍微伸延到掩埋极板顶的下面。环应厚到足以防止从节结穿通到掩埋极板。在一个实施例中，环厚约30-40nm。n型掩埋阱225包括例如在环227底周围的P杂质。掩埋阱把阵列中的其它DRAM单元的掩埋极板连到一起。
显然，纵向晶体管250是一个n沟道晶体管。该晶体管包括叠栅(gatestack)256，源251，和漏252。叠栅也叫“字线”，通常包括导电层253和氮化层255。在一个实施例中，导电层253是多晶硅层。或者，导电层是多晶硅化物(polycide)层，以减小字线电阻。多晶硅化物层包括在多晶硅层上的硅化物层。各种硅化物层，包括钼(Mo Six)，钽(Ta Six)，钨(W Six)，钛(Ti Six)或钴(Co Six)均可用于构成硅化物层。铝或难熔金属，如钨和钼也可单独使用或与硅化物组合使用，构成导电层。
包括多晶硅的栅的一部分245伸出叠栅256的边缘并进入沟道的上部。设置位于栅的一部分245下面的介质层233。介质层的厚度要厚到足以使部分245与节隔离。在一个实施例中，隔离层包括例如用高密度等离子淀积形成的氧化物介质材料。
栅下面是栅氧化物259。栅氧化物从叠栅256下面伸向源251的对边，并涂在衬底侧壁周围，朝隔离层233延伸。硅衬底中的漏与栅氧化物周围的涂层相邻。为得到规定的电特性，漏和源包含适当的杂质分布。
按本发明，栅包括水平部分256和垂直部分245。与水平部分垂直的垂直部分245垂直延伸到沟道210上的衬底表面之下。用垂直部分245可使器件长度延长而不增大表面积。例如，构成深入衬底的垂直部分能增加器件长度。因此，纵向晶体管能避免出现与短沟道效应有关的问题。
如图所示，介质层233与环隔开。隔离应大到足以允许电流从节流到漏，以提供晶体管与电容器之间的连接。用从沟道多晶硅扩散出来的As构成漏。
设置STI 380使DRAM单元与阵列中的其它DRAM单元隔离。在一个实施例中，STI的顶表面381升高于硅衬底表面390的平面。或者，也可用不升高的STI。名称为“Reduced Oxidation Stress in the fabrication ofDevices”的未审查的美国专利申请(律师登记号为97，P 7487 US)公开了升高的STI(RSTI)，这里引作参考。如这里所述，RSTI的顶表面升到高于衬底表面，足以有效地减少延伸到硅衬底表面下的草皮层(divot)形成。硅衬底表面下的草皮层的形成对阵列式DRAM单元的适用性造成负面影响。在一个实施例中，RSTI的顶表面升高的距离约为≤100nm。优选值是约20-100nm，距离为40-80nm更好，50-70nm最好。另一实施例中，RSTI顶表面的升高距离约为50nm。与硅衬底表面一样的有很平坦顶表面的STI也是有益的。
RSTI上设置薄氧化物层240。氧化层延伸到叠栅的多晶硅部分213中。氧化物层用作腐蚀形成叠栅的腐蚀阻挡层。氧化物层延伸到叠栅足以防止腐蚀叠栅的腐蚀液进入栅部分245中。在一个实施例中，氧化物通常延伸到1/3的栅宽度。
在RSTI上，形成跨越字线(没画)。用RSTI使跨越字线与沟道隔离。在一个实施例中，跨越字线的一个边缘与沟道侧壁对准，沟道侧壁的反面与栅256对准，并从栅256向外延伸。这种构形称做开口折叠式位线体系结构，其它构形，如折叠式或开口体系结构也可用。
显然，第一导电类型是P型，第二导电类型是n型。但是也能用有P型多晶硅填充沟道的n型衬底中形成DRAM单元。而且，为了得到规定的电特性，也可以用杂质原子对衬底、阱、掩埋极板和DRAM单元的其它构件进行重掺杂或轻掺杂。
图3A-3I示出包括沟道电容器和RSTI的DRAM单元中用的纵向晶体管的制造工艺。参见图3A，衬底301中形成沟道电容器410。对衬底主表面要求不严，任何合适的取向如(100)，(110)或(111)均可用。示范例中，衬底是用P型杂质如B轻掺杂的(P-)硅晶片。通常，衬底表面上形成堆积焊盘(padstack)330。该焊盘包括如焊盘氧化层331，抛光阻止层332，和硬的掩模层(未示出)。抛光阻止层包括如氮化物层和包括TEOS的硬掩模层。其它材料，如BPSG，BSG或SAUSG也能用于硬掩模层。
用常规方法在衬底中形成沟道电容器310，这种方法在例如M üller et al.“Trench Storage Node Technology for Gigabit DRAM Generations”，IEDM96-507，中已公开，这里引作参考。如图所示，沟道用As杂质重掺杂的多晶硅填充。掺杂的多晶硅用作电容器的一个极板。掩埋极板320包括沟道底部分周围的As杂质，并用作电容器的另一极板。用节介质层312使沟道与掩埋极板相互隔离。一个实施例中，节介质层包含氮化和氧化物层，在沟道的上部形成环327。环包括介质材料如TEOS。此外，设置用P杂质轻掺杂的n型阱325把阵列式DRAM单元的掩埋极板互连在一起。
如图3A所示，用例如化学机械抛光(CMP)抛光衬底表面。用氮化层332作CMP阻止层，当腐蚀到氮化层时使CMP停止。结果，除去覆盖在表面上的多晶硅，在氮化层332与沟道多晶硅314之间保留基本平面化的表面，以待后面处理。
参见图3B，形成图示的连接沟道与DRAM单元的晶体管的导电带，使沟道中掺杂的多晶硅314凹入，例如进行RIE腐蚀，腐蚀深度应能与纵向晶体管的长度相匹配。一个实施例中，凹入的多晶硅在硅表面下约200-250nm处。使多晶硅凹入硅表面下300-400nm为优选值，在硅表面下350nm更好。沟道凹入之后，清洁沟道侧壁以利后面处理。清洁侧壁，还在掺杂多晶硅314的顶表面315下凹入环。使硅与多晶硅侧壁之间形成间隙。
衬底上淀积多晶硅层，覆盖氮化层330和沟道部分。通常，多晶硅层是本征型或不掺杂的多晶硅层。对多晶硅层平面化处理使其低到氮化层232。平面化处理之后，凹入沟道中的多晶硅位于衬底表面下例如300nm，掺杂多晶硅314上留下厚约50nm的导电带340。
参见图3C。在衬底表面上形成如氧化物的介质层。该氧化物层例如是用高密度化学汽相淀积(HDCVD)法形成的不均匀层。进行腐蚀，部分除去氧化物，保留导电带340上的氧化物层341。为了隔离要在一沟道上部上形成的晶体管的栅，氧化物层必须足够厚。一个实施例中，氧化物层厚约50nm。
之后，除去焊盘氮化层和氧化物层。首先，用例如湿式化学腐蚀去掉焊盘氮化物层。湿式化学腐蚀对氧化物有选择性。为保证完全去掉氮化物层，采用过腐蚀。之后，用湿式化学腐蚀对硅有选择性以去掉焊盘氧化物。由于氧化物层341比焊盘氧化物厚，它的腐蚀速度较低。结果，焊盘氧化物去除只去掉了规定量的氧化物层341。
之后，在晶片表面形成氧化物层(未示出)。氧化物层叫做“栅牺牲层”，用作随后进行离子注入的屏蔽氧化物。
为了形成DRAM单元的n沟道存取晶体管的P型阱区，在氧化物层顶上淀积抗蚀层(未示出)，并对其适当构图，以露出P型阱区。将P型杂质，如B，注入阱区。为防止穿通，杂质要注入到足够的深度。为了获得规定的电特性，如栅阈值电压(Vt)，要改变杂质的分布。当设计杂质浓度分布时，由于要考虑到后续处理，因此要预先考虑到阱杂质的不同热量存积。
此外，还要形成n沟道支持电路的P型阱。形成n型阱，用于互补金属氧化硅(CMOS)器件中的互补阱，为了确定和形成n型阱，n型阱的形成需要附加的光刻和离子注入步骤。正如P型阱的情况一样，为得到规定的电特性，要改变n型阱的分布。
离子注入后除去栅牺牲层。之后，形成栅氧化物层359。各工艺步骤使As杂质从沟道中掺杂的多晶硅314扩散通过导电带340，形成漏335。考虑后续工艺中的热存积以改变漏的杂质浓度分布。
参见图D，在栅氧化物层359上淀积多晶硅层354。多晶硅层用作为叠栅的导电层的下部。在一个实施例中，多晶硅层厚约为20-70nm，优选约30nm。多晶硅层与衬底表面的外形一致。如，在沟道上形成孔370。之后，在多晶硅层上形成介质层以充分填充空隙。介质层包括如氧化物层。也用氮化物填充空隙。在一个实施例中，之后，除去介质氧化物层，并选择抛光多晶硅，留下用氧化物填充的沟道上的空隙。
之后，在多晶硅层上形成氮化物层372。氮化物层是足够的厚以用作后续处理中的抛光阻止层。通常氮化物层厚度约为500-1000。
图3E示出确定和形成DRAM单元的RSTI区的工艺。如图所示，RSTI区覆盖部分沟道，留下的剩余部分允许足够大的电流在晶体管与电容器之间流动，在一个实施例中，RSTI覆盖面积≤1/2沟道宽，最好是1/2沟道宽。
用常规光刻法实现STI区330的限定。STI区限定之后，例如，用RIE进行各向异性腐蚀。为了使掩埋导电带340与形成DRAM单元的晶体管一侧相对的硅侧壁隔离，要对RSTI区腐蚀得足够深。如图所示，RSTI区的腐蚀深度是到环327的顶328下面。在一个实施例中，RSTI区腐蚀到硅表面下约450nm。
参见图3F，在衬底表面上淀积例如TEOS的介质材料，充分填充RSTI区330。在一个实施例中，用例如快速热氧化(RTO)首先在衬底表面上形成薄氧化物层。之后，在RTO氧化物层上淀积例如TEOS厚氧化物层。TEOS厚到足以填充RSTI。例如TEOS的厚度约为5000-6000。在TEOS生长中，形成作为较厚TEOS层籽晶氧化物层的薄氧化物层来降低应力。
由于TEOS层是相似的，因此采用例如无掩模STI的平面化图形。用RIE和抛光法去掉多余的TEOS，使RSTI的顶表面与氮化物层372表面一样平。通常为了改善后面的湿式腐蚀的选择性，使RSTI氧化物层致密。用例如退火使RSTI氧化物层致密。
图3G中，除去氮化物层。在除去氮化物层的过程中，也除去了部分RSTI氧化物层，留下的RSTI顶表面与多晶硅层354的顶表面基本上一样平。之后，在氮化物层上形成氧化物层并构图，形成氧化物340，该氧化物通常位于RSTI 330上，并延伸过构成晶体管一侧上的沟道侧壁边缘，用作叠栅腐蚀的腐蚀停止层。氧化物340防止叠栅腐蚀到沟道顶中多晶硅层的部分351。在一个实施例中，氧化物340伸过沟道侧壁的距离通常约是1/3栅宽。
参见图3H，在多晶硅354和氧化物340上形成构成叠栅的各层。如图示，多晶硅层354上形成多晶硅层355。用多晶硅层355构成叠栅中导电层的上部。优选的，硅化物层包括例如形成WxSi，构成组合叠栅，以减小字线电阻。层353和354的组合厚度要足够形成栅的导电层。当然，该厚度与设计指标极其相关。在一个实施例中，组合层厚度约是50至100nm。层355上形成氮化物层357。该氮化物层用作形成无接线的(boarderless)位线接触的腐蚀阻止层。
图3I中，对衬底表面构图，形成DRAM单元的晶体管380的叠栅。在沟道上通常形成跨越的(passing)叠栅370，并用RSTI隔离。用离子注入或外扩散具有适当分布的杂质形成源381，以获得规定的电性能。在说明的实施例中，注入P杂质形成源。为了改善扩散并使源与栅对准，可用氮化物隔离垫(未示出)。
在参见各实施例的具体展示并说明发明的同时，本领域的技术人员会发现，不脱离本发明范围的前提下还能进行改进和变化。用具体尺寸说明本发明的实施例仅仅是一种举例。但是，这些具体尺寸可根据具体应用而改变。本发明的范围不应由上述说明所确定而应由权利要求书及等同物的全部范围来确定。
权利要求
1.一种随机存取存储器单元，包括在衬底中形成的沟道电容器，其中，沟道电容器的顶表面凹入衬底顶表面之下；一浅沟槽隔离(STI)，该STI覆盖部分沟道电容器，以便在沟道电容器上留下剩余部分；一晶体管，相对着STI位于衬底上，该晶体管包括栅，漏和源，该栅包括具有位于衬底表面上的水平部分和涂到沟道电容器上和衬底表面下的剩余部分的垂直部分的导电层；一介质层，位于沟道电容器上，使第二栅部分与沟道电容器隔开。
全文摘要
一种存储器单元如DRAM单元中用的纵向晶体管,它具有沟道电容器。该纵向晶体管包括栅,该栅有位于沟道电容器上的水平部分和垂直部分。
文档编号H01L21/8242GK1202012SQ9810971
公开日1998年12月16日 申请日期1998年6月5日 优先权日1997年6月11日
发明者约翰·阿尔斯迈耶 申请人:西门子公司