专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，特别是一种包括自定位接触孔的半导体器件和它的制造方法。
半导体器件集成度的提高主要是由于精细加工技术的进步并且也依赖于多层布线技术的发展。从提高集成度的观点来看，多层布线技术中的一个重要技术问题是如何避免经过一中间布线层连接使一个上布线层直接连接到一个下布线层。现在看到的自定位接触孔是这个技术问题解决方案的一个典型例子。从上布线层延伸到下布线层的自定位接触孔作为一种自匹配设置在中间布线层，即，设置在比中间布线层上表面较低部分的中间布线层的空白部分。在自定位接触孔的一个部分，一个提供在自定位接触孔一侧的绝缘膜隔离层实现了第三布线层(和第一布线层)与第二布线层之间的绝缘隔离。
自定位接触孔应用在常规多层布线中，并且在对应于存储单元尺寸减小的DRAM中也得到了越来越多的使用。特别是，在在位线的上层提供了存储节点电极的COB(Capacitor Over Bit-line)结构DRAM中，越来越多地倾向于使用自定位接触孔作为位接触孔和节点接触孔，其中位接触孔是把位线连接于源漏区一侧的孔，节点接触孔是把存储节点电极，即，电容器的下部电极，连接到源漏区另一侧的孔。在这种场合，位接触孔自匹配于也作为一个字线的一个栅极，节点接触孔自匹配于一个栅极和一个位线。以下通过一个COB结构DRAM的位接触孔和节点接触孔是由自定位接触孔构成的例子说明惯用的自定位接触孔。
参考显示了DRAM的平面图的
图1，显示了图1的DRAM沿AA和BB线的剖面图的图2A和2B，显示了图1的DRAM沿CC和DD线的剖面图的图3A和3B，在以下说明中解释其中位接触孔和节点接触孔是由自定位接触孔构成的COB结构DRAM的构造。图1中的阴影部分示出了元件形成区，但是，在图1,2A,2B,3A和3B中省略了构成电容器和单元平板电极的电容绝缘膜。
在P型硅基片301的一个表面上，有规则地设置了T形元件形成区，在301的表面上提供了大约10nm厚的栅氧化物膜303。在围绕P型硅基片301的这些元件形成区的元件隔离区的表面上，提供了，例如，LOCOS型的大约300nm厚的场氧化物膜302。在场氧化物膜302和栅氧化物膜303的表面上，提供了以一定方向平行排列的也作为字线的栅极304。这些栅极304的线宽和间隔分别大约为，例如，0.4μm，这些栅极304是由在一个大约100nm厚的N型多晶硅膜(图中未示出)上叠加一层大约150nm厚的硅化钨膜形成的tungsten polycide膜构成的。在各元件形成区的P型硅基片301的表面上，提供了栅极304，一个自匹配于场氧化物膜302的N型源漏区305和两个N型源漏区306。N型源漏区305和306的最小线宽和最小间隔分别大约为0.4μm。
包括栅极304，场氧化物膜302和栅氧化物膜303的P型硅基片301的表面用由氧化硅型绝缘膜构成的层间绝缘膜310a覆盖。使层间绝缘膜310a的表面平坦化，层间绝缘膜310a从P型硅基片301表面开始的厚度大约是500nm。层间绝缘膜310a的上表面和直接覆盖栅极304的层间绝缘膜310a的下表面是由至少一个氧化硅膜构成的。
在层间绝缘膜310a中，提供了一个从层间绝缘膜310a的表面穿过层间绝缘膜310a和栅氧化物膜303到达N型源漏区305的位接触孔311。位接触孔311形成时自匹配于栅极304，并且穿透栅极304空白部分的层间绝缘膜310a。在层间绝缘膜310a的上表面，位接触孔311的上端孔径大约为0.5μm，但是位接触孔311低于栅极304上表面部分的最小孔径与栅极304的间隔相同，大约为0.4μm，这个最小孔径是栅极304正交方向的孔径。栅极304的上表面和部分侧面被位接触孔311暴露。除了暴露出的栅极304的部分侧表面之外，用一大约100nm厚的氧化硅膜间隔层312直接覆盖位接触孔311的侧面。
在层间绝缘膜310a的表面上，在栅极304正交方向上平行地提供了经过位接触孔311连接到N型源漏区305的位线317。位线317与栅极304一样，是由叠加在大约100nm厚的N型多晶硅膜336上的大约150nm厚的硅化钨的tungsten polycide膜构成的。位线317的布线间距大约是0.8μm，在位接触孔311部分的位线317的线宽和间隔是大约0.5μm和0.3μm，除了位接触孔311部分之外的位线317的线宽和间隔是大约0.4μm。包括这些位线317的层间绝缘膜的表面用氧化硅型绝缘膜构成的层间绝缘膜320a覆盖。层间绝缘膜320a的上表面也被平坦化，并且从层间绝缘膜310a表面开始的层间绝缘膜320a的厚度大约为350nm。层间绝缘膜320a的上表面和直接覆盖位线317的层间绝缘膜320a下表面至少是由氧化硅形成的(图1,2A和2B)。
在层间绝缘膜320a中，提供了从这个表面穿过这些层间绝缘膜320a,310a和栅氧化物膜303到达N型源漏区306的节点接触孔321。节点接触孔321是对位线317自匹配地形成的，和穿透位线317的空白部分的层间绝缘膜320a，并且还是对栅极304自匹配地形成的，和穿透栅极304的空白部分的层间绝缘膜310a。在层间绝缘膜320a的上表面，节点接触孔321的孔径大约为0.5μm，并且从位线317的上表面至栅极304的上表面之间的的节点接触孔321的最小孔径大约是0.4μm，低于栅极304上表面部分的节点接触孔321的孔径大约是0.4μm。通过这些节点接触孔321，暴露出位线317的上表面和一部分侧面，以及栅极304的上表面和一部分侧面。除了暴露的位线317和栅极304部分侧面之外，用大约100nm厚的氧化硅膜间隔层322直接覆盖节点接触孔321的一侧。
在层间绝缘膜320a表面上，提供了一个经过节点接触孔321连接到N型源漏区306的存储节点电极327。存储节点电极327是由一大约700nm厚的N型多晶硅膜构成的。存储节点电极327的长度方向与位线317平行，并且存储节点电极327的长度，宽度和间隔分别是1.3μm，0.5μm和0.3μm，在与位线317和栅极304平行方向上的存储节点电极327的间距分别是大约1.6μm和0.8μm(图1,3A和3B)。
以下参考图1,2A,2B,3A和3B，以及示出了沿图1的CC线的剖面图的图4A,4B和4C和示出了沿图1的DD线的剖面图的图5A,5B和5C，说明DRAM制造方法的概况。最小加工尺寸大约为0.3μm，光刻中的定位余量大约为0.05μm。
首先，在P型硅基片301表面上的元件隔离区中，例如，用选择氧化法形成大约300nm厚的场氧化物膜302，并且在P型硅基片301表面上的元件形成区中，用加热氧化法形成大约10nm厚的栅氧化物膜303。在整个表面上，依次形成大约100nm厚的N型多晶硅膜和大约150nm厚的硅化钨膜，并且依次通过非均匀蚀刻使这些硅化钨膜和N型多晶硅膜生成图形，和形成栅极304。通过砷As之类的离子注入，用栅极304和场氧化物膜302作为掩模，在P型硅基片301的表面的元件形成区中形成源漏区305和306。例如，在整个表面上形成一个使用高温气相生长法的HTO膜和一个用TEOS作为主气体材料的BPSG膜，通过大约800℃的热处理使BPSG膜回流，在用化学机械抛光法修平BPSG膜表面之后，进一步在整个表面上形成一大约100nm厚的氧化硅膜，并且形成一个相当于从P型硅基片301表面开始的高度的大约520nm厚的第一层间绝缘膜。
接着，用一光刻胶图形作为掩模，通过对多晶硅膜和硅化钨膜等的高度选择性非均匀蚀刻，蚀刻第一层间绝缘层和栅氧化物膜303，并形成一个从第一层间绝缘膜的上表面至N型源漏区305的位接触孔311。此时，不算定位余量，位接触孔311占据的栅极304上表面的窄条宽度大约是50nm。通过LPCVD，在整个表面上形成一个大约100nm厚的氧化硅膜。用非均匀蚀刻法蚀刻这个氧化硅膜，形成一个覆盖位接触孔311侧面的氧化硅膜间隔层312。与此一同，第一层间绝缘膜也被蚀刻，并成为一个大约500nm厚的层间绝缘膜310a。在位接触孔311的底面，暴露的并且未被氧化硅膜间隔层312覆盖的N型源漏区305的最小宽度大约是200nm。在靠近被位接触孔311暴露出的栅极304侧面的上表面的部分，不算定位余量，这部分的氧化硅膜间隔层312的厚度大约是50nm(图1,2A和2B)。
在接下来的过程中，在整个表面上形成一个大约100nm厚的N型多晶硅膜336和一个大约150nm厚的硅化钨膜337。通过非均匀蚀刻，依次形成一个硅化钨膜337和一个N型多晶硅膜336，形成了一个经过位接触孔311连接到N型源漏区305的位线317。为避免产生位线317与栅极304之间的绝缘隔离问题以及它们之间的寄生电容的问题，大约30nm厚的氧化硅膜间隔层312就足够了，即使是在氧化硅膜是由气相生长膜构成的情况下也足够了。(图1,2A和2B)。
然后，利用形成第一层间绝缘膜同样的方法，形成一个大约370nm厚的层间绝缘膜320(图4A和5A)。通过与形成位接触孔311相同的方法，用非均匀蚀刻法蚀刻层间绝缘膜320,310a和栅氧化物膜303,形成一个从层间绝缘膜320上表面到达N型源漏区306的节点接触孔321。此时，被节点接触孔321暴露出的栅极304和位线317上表面的窄条宽度，不算定位余量分别大约为50nm。通过LPCVD，在整个表面上形成一个大约100n厚的氧化硅膜342(图4B和5B)。
通过非均匀蚀刻法蚀刻氧化硅膜352，形成覆盖节点接触孔321侧面的氧化硅膜间隔层322。与此同时也蚀刻了层间绝缘膜320，并成为大约500nm厚的层间绝缘膜320a。在靠近被节点接触孔321暴露出的栅极304和位线317侧面的上表面的部分，不算定位余量，在这部分的氧化硅膜间隔层312的宽度大约为50nm(图1,4C和5C)。
此后，通过LPCVD，在膜形成过程中形成了一个N型非晶或多晶硅膜。这个硅膜的厚度大约为700nm。用各向异性蚀刻法使这个硅膜形成图形，并且在需要时通过热处理而形成了是一N型多晶硅膜的存储节点电极327(图1,2A,2B,3A和3B)。
如图1至5C所示，在DRAM的位接触孔和节点接触孔是自定位接触孔的条件下，必须形成在各接触孔侧面由中间层的布线层的暴露而形成的阶梯部分。在位接触孔中，N型源漏区的一部分成为一个下布线层，栅极成为一个中间布线层，位线成为一个上布线层。在节点接触孔中，N型源漏区的其它部分成为一个下布线层，位线和栅极成为中间布线层，存储节点电极成为一个上布线层。
在具有覆盖自定位接触孔的侧面和底表面形状的整个表面上形成的氧化硅膜的表面形状稍微减小了中间布线层处的阶梯部分的形状，但反映出这些阶梯部分的形状。通过蚀刻具有稍微减小的阶梯部分形状的表面的氧化硅膜形成了覆盖自定位接触孔侧面的氧化硅膜间隔层，因此，至少在靠近被自定位接触孔暴露出的中间布线层的阶梯部分的侧面的上表面部分，不能避免使氧化硅膜间隔层的厚度局部地减薄。在局部减薄部分的氧化硅膜的厚度是由自定位接触孔的上端孔径、中间布线层的间隔和形成在整个表面上成为这个氧化硅膜间隔层的氧化硅膜间隔层的厚度以及光刻的定位余量决定的，而不是仅由上述氧化硅膜的厚度决定的。上述部分的氧化硅膜间隔层厚度的小的改变在很大程度上取决于这种定位余量。因此，有可能发生包括上布线层/连接于上布线层的下布线层与中间布线层之间的漏电和短路在内的绝缘特性的降低。
例如，如日本专利特开平6-177265中所述，通过用一氮化硅膜帽覆盖栅极上表面，在栅极侧面形成一个氧化硅膜间隔层，此外还形成一个覆盖氧化硅膜间隔层的氮化硅膜间隔层，然后为栅极形成一个自定位接触孔，仅消除了减小绝缘特性降低的点。但是，在上布线层/成为下布线层的扩散层与栅极之间的部分成为所述日本专利的构造中的一个NMOS型非易失性存储器，电荷存储在氮化硅膜间隔层中，并产生了一个新的电特性问题。在所述日本专利构造的情况中，氮化硅膜帽和氮化硅膜间隔层必须形成在成为中间布线层的整个布线层中。因此，在这种类型的半导体器件构造中需要复杂的制造方法来形成中间布线层。
因此，本发明的一个目的是要解决上述所有问题，和提供一种能够限制上布线层/经过自定位接触孔连接到上布线层的下布线层与中间布线层之间的绝缘特性的恶化，而又不会在自定位接触孔侧面形成的绝缘膜间隔层中存储电荷的半导体器件。此外，本发明的另一个目的是要提供一种所述半导体器件的制造方法和提供一种不需要形成中间布线层的复杂制造过程的制造方法。
本发明提供了一个形成在一半导体基片表面中或表面上的下布线层，一个覆盖这个半导体基片表面的绝缘膜，一个形成在这个绝缘膜表面上的中间布线层，一个覆盖这些中间布线层的层间绝缘膜，和一个形成在层间绝缘膜表面上的上布线层。所述上布线层穿透所述层间绝缘膜和所述绝缘膜到达所述下布线层，并且经过和所述中间布线层自匹配的自定位接触孔连接到这个下布线层。在所述自定位接触孔的侧面，通过加热回流形成至少一个由BPSG膜或PSG膜构成的绝缘膜间隔层。
根据本发明的第一方面，提供了一个形成在一半导体基片表面中或表面上的下布线层，一个覆盖这个半导体基片表面的绝缘膜，一个形成在这个绝缘膜表面上的中间布线层，一个覆盖这些中间布线层的层间绝缘膜，和一个形成在层间绝缘膜表面上的上布线层。所述上布线层穿透所述层间绝缘膜和所述绝缘膜到达所述所述下布线层，并且经过和所述中间布线层自匹配的自定位接触孔连接到这个下布线层。用一个由氧化硅膜构成的第一绝缘膜间隔层直接覆盖所述自定位接触孔的侧面，此外用通过加热回流BPSG膜或PSG膜构成的一个第二绝缘膜间隔层覆盖这个第一绝缘膜间隔层。最好是提供一个覆盖所述第二绝缘膜间隔层的多晶硅膜间隔层，并且所述多晶硅膜间隔层的上端最好位于低于所述自定位接触孔的上端的位置。
根据本发明的第二方面，提供了一个形成在一半导体基片表面中或表面上的下布线层，一个覆盖这个半导体基片表面的绝缘膜，一个形成在这个绝缘膜表面上的中间布线层，一个覆盖这些中间布线层的层间绝缘膜，和一个形成在层间绝缘膜表面上的上布线层。所述上布线层穿透所述层间绝缘膜和所述绝缘膜到达所述所述下布线层，并且经过和所述中间布线层自匹配的自定位接触孔连接到这个下布线层。在暴露于所述自定位接触孔的所述中间和下布线层的表面上，用加热氧化有选择地形成一个氧化硅膜，在在所述自定位接触孔的侧面，通过加热回流形成一个由BPSG膜或PSG膜构成的绝缘膜间隔层，并且所述绝缘膜间隔层覆盖经过所述氧化硅膜暴露于所述自定位接触孔的所述中间和下布线层的表面。此外，这个形成在所述下布线层表面上的氧化硅膜自匹配地开口于绝缘膜间隔层。最好是提供一个覆盖所述绝缘膜间隔层的多晶硅膜间隔层，并且所述多晶硅膜间隔层的上端最好是位于低于所述自定位接触孔上端的位置。
根据本发明的第三方面，提供一种在一半导体基片的表面中或表面上形成一下布线层的过程，一种形成一个覆盖所述半导体基片表面的绝缘膜的过程，一种在所述绝缘膜表面上形成一个中间布线层和一个覆盖所述中间布线层的层间绝缘膜的过程，一种形成一个和所述中间布线层自匹配的、穿透所述层间绝缘膜和所述绝缘膜到达所述下布线层的自定位接触孔的过程，一种利用LPCVD法和通过加热回流所述BPSG膜或所述PSG膜在整个表面上依次形成一个氧化硅膜和一个BPSG膜或一个PSG膜的过程，一种通过用非均匀蚀刻法蚀刻所述BPSG膜或所述PSG膜和所述氧化硅膜形成一个由氧化硅膜构成的第一绝缘膜间隔层和一个由BPSG膜或PSG膜构成的第二绝缘膜间隔层的过程，和一种在层间绝缘膜的表面形成一个经过所述自定位接触孔连接到所述下布线层的上布线层的过程。
根据本发明的第四方面，提供了一种在一半导体基片的表面中或表面上形成一个下布线层的过程，一种形成一个覆盖所述半导体基片表面的绝缘膜的过程，一种在所述绝缘膜的表面上形成一个中间布线层和覆盖所述中间布线层的层间绝缘膜的过程，一种形成一个自匹配所述中间布线层、穿透所述层间绝缘膜和所述绝缘膜到达所述下布线层的自定位接触孔的过程，一种利用LPCVD法和通过加热回流所述BPSG膜或所述PSG膜在整个表面上依次形成一个氧化硅膜和一个BPSG膜或一个PSG膜的过程，一种通过在整个表面上用LPCVD法形成一个多晶硅膜和通过用对一硅膜的选择性非均匀蚀刻法蚀刻所述多晶硅膜形成一个其上端位于低于所述自定位接触孔的上端的位置的多晶硅膜间隔层的过程，一种通过采用用所述多晶硅膜间隔层作为掩膜的非均匀蚀刻法依次蚀刻所述BPSG膜或PSG膜和所述氧化硅膜形成一个由BPSG膜或PSG膜构成的第二绝缘膜间隔层和形成一个由氧化硅膜构成的第一绝缘膜间隔层的过程，和一种在所述层间绝缘膜的表面上形成一个经过所述自定位接触孔连接到所述下布线层的上布线层的过程。
根据本发明的第五方面，提供了一种在一半导体基片的表面中或表面上形成一个下布线层的过程，一种形成覆盖所述半导体基片表面的绝缘膜的过程，一种在所述绝缘膜上形成一个中间布线层和一个覆盖所述中间布线层的层间绝缘膜的过程，一种形成一个和所述中间布线层自匹配的、穿透所述层间绝缘层和所述绝缘层到达所述下布线层的自定位接触孔的过程，一种通过在被所述自定位接触孔暴露的所述中间和下布线层的表面上有选择地生长所需厚度的硅膜，利用在氧化气氛中高速热处理把硅膜转变为氧化硅膜的过程，一种利用LPCVD法和加热回流所述BPSG膜或所述PSG膜在整个表面上形成一个BPSG膜或PSG膜的过程，一种利用非均匀蚀刻法蚀刻BPSG膜或PSG膜形式个一个由BPSG膜或PSG膜构成的绝缘膜间隔层的过程，和一种在所述层间绝缘膜的表面上形成一个经过所述自定位接触孔连接到所述下布线层的上布线层的过程。
根据本发明的第六方面，提供了一种在一半导体基片的表面中或表面上形成一个下布线层的过程，一种形成覆盖所述半导体基片表面的绝缘膜的过程，一种在所述绝缘膜的表面上形成一个中间布线层和覆盖所述中间布线层的层间绝缘膜的过程，一种形成一个和所述中间布线层自匹配的、穿透所述层间绝缘膜和所述绝缘膜到达所述下布线层的自定位接触孔的过程，一种通过在被所述自定位接触孔暴露的所述中间和下布线层的表面上有选择地生长所需厚度的硅膜，利用在氧化气氛中高速热处理把硅膜转变为氧化硅膜的过程，一种利用LPCVD法和加热回流所述BPSG膜或所述PSG膜在整个表面上形成一个BPSG膜或PSG膜的过程，一种利用LPCVD法在整个表面上形成一个多晶硅膜和通过用选择性的非均匀硅膜蚀刻法蚀刻所述多晶硅膜而形成一个其上端位于低于所述自定位接触孔的上端位置的多晶硅膜间隔层的过程，一种通过利用所述多晶硅膜间隔层作为掩模的非均匀蚀刻法蚀刻所述BPSG膜或所述PSG膜形成一个由所述BPSG膜或所述PSG膜构成的绝缘膜间隔层的过程，和一种在所述层间绝缘膜的表面上形成一个经过所述自定位接触孔连接到所述下布线层的上布线层的方法。
从以下结合附图的详细说明中将对本发明的目的和特征有更清楚的了解，其中
图1是具有一个自定位接触孔的现有半导体器件的平面图；图2A是沿图1的AA线的现有半导体器件的剖面图；图2B是沿图1的BB线的现有半导体器件的剖面图；图3A是沿图1的CC线的现有半导体器件的剖面图；图3B是沿图1的DD线的现有半导体器件的剖面图；图4A是显示现有半导体器件制造方法的沿图1的CC线的剖面图；图4B是显示现有半导体器件制造方法的沿图1的CC线的剖面图；图4C是显示现有半导体器件制造方法的沿图1的CC线的剖面图；图5A是显示现有半导体器件制造方法的沿图1的DD线的剖面图；图5B是显示现有半导体器件制造方法的沿图1的DD线的剖面图；图5C是显示现有半导体器件制造方法的沿图1的DD线的剖面图；图6是本发明的第一实施例的第一例的平面图；图7A是沿图6的AA线的本发明的第一实施例的第一例的剖面图；图7B是沿图6的BB线的本发明的第一实施例的第一例的剖面图；图8A是沿图6的CC线的本发明的第一实施例的第一例的剖面图；图8B是沿图6的DD线的本发明的第一实施例的第一例的剖面图；图9A是显示本发明第一实施例的第一例的制造过程的沿图6的AA线的剖面图；图9B是显示本发明第一实施例的第一例的制造过程的沿图6的AA线的剖面图；图9C是显示本发明第一实施例的第一例的制造过程的沿图6的AA线的剖面图；图10A是显示本发明第一实施例的第一例的制造过程的沿图6的BB线的剖面图；图10B是显示本发明第一实施例的第一例的制造过程的沿图6的BB线的剖面图10C是显示本发明第一实施例的第一例的制造过程的沿图6的BB线的剖面图；图11A是显示本发明第一实施例的第一例的制造过程的沿图6的CC线的剖面图；图11B是显示本发明第一实施例的第一例的制造过程的沿图6的CC线的剖面图；图11C是显示本发明第一实施例的第一例的制造过程的沿图6的CC线的剖面图；图12A是显示本发明第一实施例的第一例的制造过程的沿图6的DD线的剖面图；图12B是显示本发明第一实施例的第一例的制造过程的沿图6的DD线的剖面图；图12C是显示本发明第一实施例的第一例的制造过程的沿图6的DD线的剖面图；图13A是显示本发明的第一实施例的第二例的DRAM的位接触孔的相关部分的剖面图；图13B是显示本发明的第一实施例的第二例的DRAM的位接触孔的相关部分的剖面图；图14A是显示本发明的第一实施例的第二例的DRAM的节点接触孔的相关部分的剖面图；图14B是显示本发明的第一实施例的第二例的DRAM的节点接触孔的相关部分的剖面图；图15A是显示对应于图14A的，本发明的第一实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图15B是显示对应于图14A的，本发明的第一实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图15C是显示对应于图14A的，本发明的第一实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图16A是显示对应于图14A的，本发明的第一实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图16B是显示对应于图14A的，本发明的第一实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图17A是显示对应于图14B的，本发明的第一实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图17B是显示对应于图14B的，本发明的第一实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图17C是显示对应于图14B的，本发明的第一实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图18A是显示对应于图14B的，本发明的第一实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图18B是显示对应于图14B的，本发明的第一实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图19是本发明的第二实施例的第一例的平面图；图20A是显示沿图19的AA线的本发明的第二实施例的第一例的剖面图；图20B是显示沿图19的BB线的本发明的第二实施例的第一例的剖面图；图21A是显示沿图19的CC线的本发明的第二实施例的第一例的剖面图；图21B是显示沿图19的DD线的本发明的第二实施例的第一例的剖面图；图22A是显示本发明的第二实施例的第一例的制造过程的沿图19的CC线的剖面图；图22B是显示本发明的第二实施例的第一例的制造过程的沿图19的CC线的剖面图；图22C是显示本发明的第二实施例的第一例的制造过程的沿图19的CC线的剖面图；图23A是显示本发明的第二实施例的第一例的制造过程的沿图19的CC线的剖面图；图23B是显示本发明的第二实施例的第一例的制造过程的沿图19的CC线的剖面图；图24A是显示本发明的第二实施例的第一例的制造过程的沿图19的DD线的剖面图；图24B是显示本发明的第二实施例的第一例的制造过程的沿图19的DD线的剖面图；图24C是显示本发明的第二实施例的第一例的制造过程的沿图19的DD线的剖面图；图25A是显示本发明的第二实施例的第一例的制造过程的沿图19的DD线的剖面图；图25B是显示本发明的第二实施例的第一例的制造过程的沿图19的DD线的剖面图；图26A是显示本发明的第二实施例的第二例的DRAM的位接触孔的相关部分的剖面图；图26B是显示本发明的第二实施例的第二例的DRAM的位接触孔的相关部分的剖面图；图27A是显示本发明的第二实施例的第二例的DRAM的节点接触孔的相关部分的剖面图；图27B是显示本发明的第二实施例的第二例的DRAM的节点接触孔的相关部分的剖面图；图28A是显示对应于图27A的，本发明的第二实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图28B是显示对应于图27A的，本发明的第二实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图28C是显示对应于图27A的，本发明的第二实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图29A是显示对应于图27B的，本发明的第二实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；图29B是显示对应于图27B的，本发明的第二实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；和图29C是显示对应于图27B的，本发明的第二实施例的第二例的DRAM的节点接触孔相关部分的制造过程的剖面图；现在参考附图，对本发明的优选实施例进行详细的说明。
在本发明的第一实施例中，在一个自定位接触孔的一侧提供了回流的BPSG膜间隔层或回流的PSG膜间隔层。此外，至少在被自定位接触孔暴露的中间布线层的表面上，不用BPSG膜间隔层等直接覆盖自定位接触孔的侧面，而是经过一个氧化硅膜用BPSG膜间隔层覆盖。
作为一个例子，本发明的第一实施例是通过位接触孔和节点接触孔是由自定位接触孔构成的COB结构DRAM说明的，但是本发明第一实施例的应用并不限于DRAM的位接触孔和节点接触孔，而是可以应用于多层布线的整个结构。当在一个P型硅基片上形成上述结构的DRAM时，对于位接触孔，一个下布线层，一个中间布线层和一个上布线层是由一N型源漏区的一端，一个也作为一字线的栅极和一位线构成的，一个提供的在P型硅基片表面上的绝缘膜是由一场氧化物膜和一栅氧化物膜构成的，一个覆盖中间布线层的层间绝缘膜是由一覆盖栅极的第一层间绝缘膜，场氧化物膜和栅氧化物膜构成的。对于节点接触孔，下布线层是由N型源漏区的另一端构成的，中间布线层是由栅极和位线构成的，上布线层是由一存储节点电极构成的，提供在P型硅基片表面上的绝缘膜是由场氧化物膜和栅氧化物膜构成的，覆盖中间布线层的层间绝缘膜是由第一绝缘膜，位线和覆盖第一层间绝缘膜的第二层间绝缘膜构成的。
参考显示COB结构DRAM平面图的图6，显示在图6的AA线和BB线的剖面图的图7A和7B，和显示在图6的CC线和DD线的剖面图的图8A和8B，在第一实施例的第一例的具有自定位接触孔的DRAM中，最小加工尺寸是0.3μm，布线间距是0.8μm，以下显示了一种构造。图6中阴影部分是元件形成区，并且在图6,7A,7B,8A和8B中删除了构成一电容器的电容绝缘膜和一个单元平板电极。
在P型硅基片101的表面上，有规律地排列着T形元件形成区，并且提供有一个大约10nm厚的栅氧化物膜103。在P型硅基片101的表面上，在围绕这些元件形成区的元件隔离区，提供了，例如，一个大约300nm厚的LOCOS型场氧化物膜102。在场氧化物膜102和栅氧化物膜103的表面上，以要求的方向平行地设置着也作为一个字线栅极104。例如，这些栅极的线宽和间隔分别为大约0.4μm，这些栅极104是由将大约150nm厚的硅化钨膜叠加在大约100nm厚的N型多晶硅膜(在图中被省略)上的一个tungsten polycide膜构成的。在每个元件形成区的P型硅基片101的表面上，提供有自匹配于栅极104和场氧化物膜102的一个N型源漏区105和两个N型源漏区106。N型源漏区105和106的最小线宽和最小间隔分别为大约0.4μm。
一个由一种氧化硅绝缘膜构成的层间绝缘膜110a覆盖在包括栅极104，场氧化物膜102和栅氧化物膜103的P型硅基片101的表面上。修平层间绝缘膜110a的上表面，从P型硅基片101的表面开始的层间绝缘膜110a的厚度大约为50nm。层间绝缘膜110a的上表面和直接覆盖栅极104的层间绝缘膜110a的底面至少是由氧化硅膜形成的。
在层间绝缘膜110a，提供有一个位接触孔111，位接触孔111穿透层间绝缘膜110a和栅氧化物膜103从这个层间绝缘膜110a到达N型源漏区105。位接触孔111是自匹配于栅极104形成的，并且在栅极104的空闲部分穿过层间绝缘膜110a。在层间绝缘膜的上表面的位接触孔111的上端孔径大约是0.5μm，但是，在低于栅极104上表面位置和栅极104正交方向上的位接触孔的最小孔径大约是0.4μm，并且与栅极104的间隔相同。栅极104的上表面和一部分侧面被这些位接触孔111暴露出来。
一个氧化硅膜间隔层112直接覆盖位接触孔111的侧面，这个氧化硅膜间隔层112是第一绝缘膜间隔层。此外，一个BPSG膜间隔层114a覆盖在氧化硅膜间隔层112的表面，这个BPSG膜间隔层114a是由热处理回流BPSG膜形成的，并且是一个第二绝缘膜间隔层。BPSG膜间隔层114a的最大厚度是大约100nm。在N型源漏区105表面上的位接触孔111底面位置，氧化硅膜间隔层112对BPSG膜间隔层114a自匹配地开口于BPSG膜间隔层。提供氧化硅膜间隔层112的原因是为了防止硼B和磷P从BPSG膜间隔层114a向暴露于位接触孔111的栅极103和N型源漏区105表面扩散(图7A和7B)。
在层间绝缘膜110a的表面上，在栅极104的正交方向上平行地提供有经过位接触孔111连接于N型源漏区105的位线117。如同栅极104一样，位线117是由大约150nm厚的硅化钨膜137叠加于大约100nm厚的多晶硅膜136的tungsten polycide膜构成的。位线117的布线间距大约是0.8μm，在位接触孔111位置的位线117的线宽和间隔大约分别为0.5μm和0.3μm，位线117除了位接触孔111部分的线宽和间隔大约分别为0.4μm。由一种氧化硅绝缘膜构成的层间绝缘膜120a覆盖在包括这些位线117的层间绝缘膜110a。层间绝缘膜120a的上表面也被修平，并且从层间绝缘膜110a表面开始的层间绝缘膜120a的厚度大约是350nm。层间绝缘膜120a的上表面和直接覆盖位线117的层间绝缘膜120a的底面至少是由氧化硅膜构成的(图6,7A和7B)。
在层间绝缘层120a，提供了从层间绝缘膜120a的表面穿透层间绝缘膜120a,110a和栅氧化物膜103到达N型源漏区106的节点接触孔121。节点接触孔121是对位线117自匹配地形成的，并且穿透位线117的空白部分的层间绝缘膜120a，此外，是对栅极104自匹配的形成的，并且穿透栅极104的空白部分的层间绝缘膜110a。在层间绝缘膜120a上表面中的节点接触孔121上端的孔径大约是0.5μm，在位线117上表面与栅极104上表面之间的节点接触孔121的最小孔径大约是0.4μm，并且在低于栅极104上表面部分的节点接触孔121的孔径大约是0.4μm。利用这些节点接触孔121，暴露出位线117的一部分侧面和上表面，以及栅极104的一部分侧面和上表面。
节点接触孔121的侧面被成为第一绝缘间隔层的大约30nm厚的一个氧化硅膜间隔层122直接覆盖。此外，一个BPSG膜间隔层124a覆盖氧化硅膜间隔层122的表面，这个BPSG膜间隔层124a是由通过热处理回流BPSG膜构成的，并且是一个第二绝缘膜间隔层。BPSG膜间隔层124a的最大厚度大约是100nm。在将成为节点接触孔121底面的N型源漏区106的表面，氧化硅膜间隔层122对BPSG膜间隔124a自匹配地开口。提供氧化硅膜间隔层122是为了防止硼B和磷P从BPSG膜间隔层124a扩散到被节点接触孔121暴露的位线117，栅极103，和N型源漏区105的表面(图8A和8B)。
在层间绝缘膜120a的表面上，提供了经过节点接触孔121连接到N型源漏区106的存储节点电极127。存储节点电极127是由层间绝缘膜120a上表面上的大约700nm厚的N型多晶硅膜构成的。存储节点电极127的长度方向平行于位线117，存储节点电极127的长度、宽度和间隔分别大约是1.3μm、0.5μm和0.3μm，在与位线117和栅极104平行方向上存储节点电极127的间距分别为大约1.6μm和0.8μm。图中省略了，但是在存储节点电极127和层间绝缘膜120a的暴露表面上提供了一个电容绝缘膜，在电容绝缘膜表面上的提供了一个单元平板电极(图6,8A和8B)。
以下参考图6,7A,7B,8A和8B以及显示沿图6的AA,BB,CC和DD线的制造过程的剖面图的图9A至9C,10A至10C,11A至11C和12A至12C，说明本发明的第一实施例的第一例的DRAM制造过程的概况。在这个光刻中定位余量大约为50nm。
首先，例如用选择氧化法，在P型硅基片101表面的元件隔离区上形成大约300nm厚的场氧化物膜102，用加热氧化法在P型硅基片101表面的元件形成区上形成大约10nm厚的栅氧化物膜103。在整个表面上依次形成大约100nm厚的N型多晶硅膜和大约150nm厚的硅化钨膜，用非均匀蚀刻法依次使这些硅化钨膜和N型多晶硅膜形成图形，和形成栅极104。通过利用栅极104和场氧化物膜102作为掩模的砷等的离子注入法，在P型硅基片101表面的元件形成区上形成N型源漏区105和106。例如，在整个表面上用高温气相生长法形成HTO膜和以TEOS为主气体材料制成的BPSG膜。例如，在这个BPSG膜中的磷和硼的浓度大约分别为4.2mol％和9.4mol％。用大约850℃的热处理回流BPSG膜，此外，在用CMP法修平BPSG膜的表面后，在整个表面上形成大约100nm厚的氧化硅膜，形成大约520nm厚的第一层间绝缘膜110，这个520nm的厚度相当于从P型硅基片101开始的高度。
接下来，通过利用一光刻胶图形作为掩模的对多晶硅膜和硅化钨膜等的高度选择性非均匀蚀刻，依次地蚀刻层间绝缘膜110和栅氧化物膜103，形成了从层间绝缘膜110上表面到达N型源漏区105的位接触孔111。此时，被位接触恐111暴露出的栅极104上表面的窄条宽度不算定位余量大约为50nm。通过用TEOS(Si(OC2H5)4)和氧O2为材料的LPCVD法，在整个表面上形成一大约30nm厚的氧化硅膜132。选择LPCVD法形成氧化硅膜132的原因是在LPCVD的电位差覆盖性能优良。此外通过利用TEOS,TMP(PO(OCH3)3),TMB(B(OCH3)3)和O2为材料的LPCVD法，在整个表面上形成大约100nm厚的BPSG膜134a。对于被位接触孔111暴露的N型源漏区105和栅极的表面，为了用氧化硅膜132防止从BPSG膜134的磷和硼的扩散，即使在用CVD法形成氧化硅膜132的情况下，大约30nm厚的氧化硅膜132也足够了。BPSG膜134a的磷和硼的浓度低于层间绝缘膜110构成的BPSG膜中的磷和硼的浓度，并且例如分别大约为2.5mol％和4.3mol％。在这个过程中，在覆盖位接触孔111侧面的BPSG膜134a的表面上，在基于栅极104的被位接触孔111暴露部分的阶梯部分形状依然保留，但被进一步减小(图9A和10A)。
例如，通过在大约850℃的氮N2气氛中大约10分钟的热处理，BPSG膜134a回流形成了BPSG膜134aa。通过这种热处理，在基于栅极104的被位接触孔111暴露部分的阶梯部分形状几乎不影响覆盖位接触孔111侧面部分的BPSG膜134aa的表面。如上所述，通过使BPSG膜134a和BPSG膜134aa的磷和硼的浓度低于构成层间绝缘膜110的BPSG膜的磷和硼浓度，使得在回流时控制不使位接触孔111底面正上方的BPSG膜134aa的厚度增加变得容易(图9B和10B)。
接下来，通过依次蚀刻BPSG膜134aa和氧化硅膜132，通过非均匀蚀刻，形成了直接覆盖位接触孔111侧面的氧化硅膜间隔层112和直接覆盖氧化硅膜间隔层112表面的BPSG膜间隔层114a。于此同时也蚀刻了层间绝缘膜110，成为大约500nm厚的层间绝缘膜110a。这种非均匀蚀刻，例如，是在10Pa真空度和1850W功率条件下，用32sccm四氟甲烷CF4和88sccm三氟甲烷CHF3的混合气体作为蚀刻气体进行的。也可以使用CF4和一氧化碳CO，八氟环丁烷C4F8和CO之类的混合气体作为蚀刻气。在位接触孔111的底面，没有被氧化硅膜间隔层112覆盖和暴露的N型源漏区105的最小宽度大约是140nm。在靠近被位接触孔111暴露的栅极104阶梯部位的部分，BPSG膜间隔层114a的宽度大约为30nm至50nm，这种小的宽度变化不是由在光刻过程中的定位精度的小变化造成的，而是在衰减/减小下造成的(图6,7A,7B,9C和10C)。
在上述过程之后，在整个表面上用LPCVD之类的方法形成大约100nm厚的N型多晶硅膜136。在整个表面上形成一个大约150nm厚的硅化钨膜137。通过非均匀蚀刻，依次使硅化钨膜137和N型多晶硅膜136形成图形，形成一个经过位接触孔111连接于N型源漏区105的位线117。把N型多晶硅膜136包括在位线117构造中的原因是由于所包括的用LPCVD形成的N型多晶硅膜136具有优良的在位接触孔111的电位差的覆盖性能，也是由于通过防止硅化钨膜137直接与BPSG膜间隔层114a接触保证了可靠性问题(图6,7A和7B)。
填充位接触孔111的位线117与栅极104之间的绝缘隔离是由氧化硅膜间隔层112构成的绝缘膜和BPSG膜间隔层114a的叠层完成的。这个叠层的绝缘膜间隔层的最薄部位是靠近被位接触孔111暴露的栅极104的阶梯形部分的部位，这个部位的膜厚度大约是60nm至80nm。位线117与栅极104之间绝缘隔离所需的膜厚度大约是30nm就足够了，因此在靠近阶梯部分部位的绝缘隔离是没有问题的。
然后，用所述层间绝缘膜110的相同方法，形成一个大约370nm厚的层间绝缘膜120。此后，用形成所述位接触孔111的同样的非均匀蚀刻法，依次蚀刻层间绝缘膜120,110a和栅氧化物膜103，形成了一个从层间绝缘膜120的上表面到达N型源漏区106的节点接触孔121。此时，被节点接触孔121暴露的位线117和栅极104的上表面的窄条宽度不算定位余量大约分别是50nm。用LPCVD法，在整个表面上依次形成一个大约30nm厚的氧化硅膜142和一个大约100nm厚的BPSG膜144a。BPSG膜144a的磷和硼的浓度低于层间绝缘膜134a的浓度，并且，例如，分别设定为大约1.8mol％和大约3.9mol％。在这个过程中，在覆盖节点接触孔121的侧面部分的BPSG膜144a的表面上，在被节点接触孔121暴露部分和栅极104的基于位线117的阶梯部分的形状被进一步减小，但仍然存在(图11A和12A)。
接下来，例如，通过在N2气氛中大约30分钟的800℃左右的热处理，回流BPSG膜144a，并转变为一个BPSG膜144aa。利用这种热处理，在覆盖节点接触孔121侧面部分处的BPSG膜144aa的表面几乎不受被节点接触孔121暴露部分和栅极104处的基于位线117的阶梯部分形状的影响。如上所述，与构成BPSG膜134a的BPSG膜相比，把BPSG膜144a和BPSG膜144aa的磷和硼的浓度设定比较低的原因，是因为节点接触孔121的宽高比大于位接触孔111，利用这种过程使得容易控制节点接触孔121底面正上方的BPSG膜的厚度(图11B和12B)。
此后，用非均匀蚀刻法依次蚀刻BPSG膜144aa和氧化硅膜142，形成了一个直接覆盖节点接触孔121侧面的氧化硅膜间隔层122和一个直接覆盖氧化硅膜间隔层122的BPSG膜间隔层124a。利用这种方法，也蚀刻了层间绝缘膜120，并转变为一个大约350nm厚的层间绝缘膜120a。在节点接触孔121的底面，没有被氧化硅膜间隔层122和BPSG膜间隔层124a覆盖和暴露的N型源漏区106是一个边长大约是140nm的正方形。在靠近被节点接触孔121暴露的位线117和栅极104的阶梯部分的部位，BPSG膜间隔层124a的宽度和厚度分别大约是20nm至40nm和大约30nm至50nm。在这些部位的作为叠层绝缘膜间隔层的厚度分别大约为50nm至70nm和大约60nm至80nm，全部超过30nm厚并且在这些部位得到了绝缘性能(图6,8A,8B,11C和12C)。
接下来，通过利用甲硅烷SiH4和磷化氢PH3作为气体材料的LPCVD法，在整个表面上形成大约700nm厚的N型非晶或多晶硅膜。使这个硅膜形成图形，并且为此在形成一个N型多晶硅构成的存储节点电极127之前和之后进行热处理。存储节点电极127经过节点接触孔121连接到N型源漏区106(图6,8A和8B)。此后，在整个表面上形成一个电容绝缘膜，此外还形成一个单元平板电极。
在本发明的第一实施例的第一例中，在最靠近经过位接触孔111连接于源漏区105的位线117与栅极104之间部分的绝缘隔离不是在一个复杂的制造过程后设置在栅极104的上表面和侧面的氮化硅膜帽和氮化硅膜间隔层构成的，而是由大约30nm厚的氧化硅膜间隔层112与大约30nm至50nm厚的BPDG膜间隔层114a的叠层绝缘膜间隔层构成的。结果，减小了在位线117与栅极104之间部分的绝缘特性的恶化，此外，消除了电荷存储到绝缘膜间隔层的担心。经过节点接触孔121连接到N型源漏区106的存储节点电极127，位线117和栅极104之间的问题与经过位接触孔111连接到N型源漏区105的的位线117和栅极104之间的问题相同。
在本发明的第一实施例的第一例中，把具有分别由自定位接触孔构成的位接触孔和节点接触孔的COB结构DRAM作为一个实例，本发明的第一实施例的第一例可以应用于一般多层布线结构中的自定位接触孔。此外，在本发明的第一实施例的第一例中，把BPSG膜间隔层作为一个实例说明，但实例并不限于此，可以采用PSG膜间隔层来替代BPSG膜间隔层。本发明的第一实施例的第一例并不限于上述的各种数值。
在本发明的第一实施例的第一例中，在位接触孔和是位接触孔的节点接触孔的侧面上，提供了一个分别由氧化硅膜间隔层构成的第一绝缘膜间隔层与例如由回流BPSG膜构成的第二绝缘膜间隔层叠加而成的叠层绝缘膜间隔层，但是，本发明的第一实施例并不限于此。
参考显示包括COB结构DRAM的位接触孔部分的剖面图的图13A和13B，和显示包括DRAM的节点接触孔部分的剖面图的图14A和14B，说明本发明的第一实施例的第二例。本发明的第一实施例的第二例的平面图与本发明的第一实施例的第一例相同，因而省略了平面图。图13A和13B是对应于图6的AA线和BB线的剖面图，图14A和14B是对应于图6的CC线和DD线的剖面图。
第一实施例的第二例与第一例相比的差别在以下两点。第一点是，不存在由覆盖自定位接触孔侧面的氧化硅膜间隔层构成的绝缘膜间隔层，并且只是由BPSG膜间隔层构成的。第二点是，在中间布线层和下布线层的被自定位接触孔暴露表面上有选择地形成氧化硅膜，此外，在所述作为自定位接触孔的底面的下布线层的暴露表面上有选择地形成的所述氧化硅膜间隔层自匹配地开口于BPSG膜。
如同本发明的第一实施例的第一例一样，在P型硅基片101的表面上有规律地排列T形元件形成区，并且在是元件形成区的P型硅基片101的表面上提供大约10nm厚的栅氧化物膜103。在是围绕元件形成区的元件隔离区的P型硅基片101的表面上提供大约300nm厚的场氧化物膜102。在场氧化物膜102和栅氧化物膜103的表面上提供栅极104。栅极104的线宽和间隔大约分别为，例如，0.4μm，这些栅极104是由大约150nm厚的硅化钨膜叠加于大约100nm厚的N型多晶硅膜的tungsten polycide膜构成的。在每个元件形成区的P型硅基片101的表面上，把N型源漏区105和106自匹配地提供于栅极104和场氧化物膜102。N型源漏区105和106的最小线宽和最小间隔分别大约是0.4μm。
用一个由一种氧化硅绝缘膜构成的层间绝缘膜110b覆盖包括栅极104，场氧化物膜102和栅氧化物膜103的P型硅基片101的表面。修平层间绝缘膜110b的上表面，并且从P型硅基片101开始的层间绝缘膜110b的厚度大约为500nm。层间绝缘膜110b的上表面和直接覆盖栅极104的层间绝缘膜110b的底面至少是由氧化硅膜构成的。
在层间绝缘膜110b中，提供从这个层间绝缘膜110b穿透层间绝缘膜110b和栅氧化物膜103到达N型源漏区105的位接触孔111。位接触孔111是自匹配于栅极104形成的，并且穿透栅极104的空白部分的层间绝缘膜110b。位接触孔111的上端孔径大约为0.5μm，但是，位接触孔的低于栅极104的上表面部位的最小孔径与栅极104的间隔相同，是大约0.4μm。利用这些位接触孔111，使栅极104的部分上表面和侧面暴露出来。
通过加热氧化，用大约10nm至20nm厚的氧化硅膜113直接覆盖被位接触孔111暴露的栅极104的表面，此外，N型源漏区105的暴露表面的一个固定部分也被氧化硅膜113直接覆盖。用一个BPSG膜间隔层114b覆盖位接触孔111的侧面，BPSG膜间隔层114b是通过热处理回流BPSG膜构成的一个绝缘膜间隔层。在成为位接触孔111的底面的N型源漏区105的所述暴露表面，氧化硅膜113自匹配地开口于BPSG膜间隔层114b，即，所述固定部分是BPSG膜间隔层114b的自匹配部分。构成BPSG膜间隔层114b的BPSG膜的磷和硼的浓度分别为，例如，大约2.5mol％和大约4.3mol％。BPSG膜间隔层114b的最大厚度大约是100nm。在靠近被位接触孔111暴露的栅极104的阶梯部分部位的BPSG膜间隔层114b的厚度大约是30nm至50nm。在这部分的氧化硅膜113和BPSG膜间隔层114b的厚度的总和大约是40nm至70nm。在位接触孔111的底面，没有被BPSG膜间隔层114b覆盖和暴露的N型源漏区105的最小宽度大约是180nm至190nm。提供氧化硅膜113原因是为了防止硼和磷从BPSG膜间隔层114b向被位接触孔111暴露的栅极103表面和N型源漏区105扩散，并且氧化硅膜113的厚度大约是10nm就足够了(图13A和13B)。
在层间绝缘膜110b的表面上，提供经过位接触孔111连接到N型源漏区105的位线117。位线117是由大约150nm厚的硅化钨膜137叠加在大约100nm厚的N型多晶硅膜136上的tungsten polycide膜构成的。位线117的布线间距大约是0.8μm，在位接触孔111部分的位线117的线宽和间隔分别大约为0.5μm和大约0.3μm，在不包括位接触孔111部分的位线117的线宽和间隔分别大约是0.4μm。包括这种位线117的层间绝缘膜110b的表面被一个由一种氧化硅绝缘膜构成的层间绝缘膜120b覆盖。层间绝缘膜120b的上表面也被修平，并从层间绝缘膜110b表面开始的层间绝缘膜120b的厚度大约是350nm。层间绝缘膜120b的上表面和直接覆盖位线117的层间绝缘膜120b的底面至少是由氧化硅膜形成的(图13A和13B)。
在层间绝缘膜120b中，提供从层间绝缘膜120b的表面穿透层间绝缘膜120b,110b和栅氧化物膜103到达N型源漏区106的节点接触孔121。节点接触孔121是对位线117自匹配地形成的和穿透位线117的空白部分的层间绝缘膜120b，并且是对栅极104自匹配地形成的和穿透栅极104的空白部分的层间绝缘膜110b。在层间绝缘膜120b上表面处的节点接触孔121上端的孔径大约是0.5μm，从位线117的上表面至栅极104上表面的节点接触孔121的最小孔径是大约0.4μm，在低于栅极104上表面部位的节点接触孔121的孔径大约是0.4μm。位线117的上表面和一部分侧面以及栅极104的上表面和一部分被节点接触孔121暴露。
由加热氧化形成的大约10nm至20nm厚的氧化硅膜123直接覆盖位线117和栅极104的被节点接触孔121暴露的表面，并且N型源漏区106的暴露表面的一个固定部分也被氧化硅膜123直接覆盖。一个BPSG膜间隔层124b覆盖了节点接触孔121的侧面，BPSG膜间隔层124b是由热处理回流BPSG膜构成的一个绝缘膜间隔层。在成为节点接触孔121底面的N型源漏区106的所述暴露表面，氧化硅膜123对BPSG膜间隔层124b自匹配地开口。构成BPSG膜间隔层124b的BPSG膜的磷和硼的浓度大约为，例如，1.8mol％和3.9mol％。BPSG膜间隔层124b的最大厚度大约是100nm。提供氧化硅膜123是为了防止硼和磷从BPSG膜间隔层124b向被位接触孔111暴露的栅极103表面和N型源漏区105扩散(图14A和14B)。
在层间绝缘膜120b的表面上，提供一个经过节点接触孔121连接到N型源漏区106的存储节点电极127。存储节点电极127是由一个层间绝缘膜320b的上表面上的一个大约700nm厚的N型多晶硅膜构成的。存储节点电极127的长度方向平行于位线117，存储节点电极127的长度、宽度和间隔大约是1.3μm、0.5μm和0.3μm，在平行于位线117和栅极104方向上的存储节点电极127的间距大约是1.6μm和大约0.8μm。在存储节点电极127和层间绝缘膜320a的暴露表面上，提供一个电容绝缘膜，在电容绝缘膜的表面上提供一个单元平板电极，但在图中没有示出(图14A和14B)。
参考代表节点接触孔有关部分的图14A，显示了图14B和14A的制造过程的剖面图也显示了沿图6的CC线的剖面图的图15A,15B和15C以及16A和16B，显示了图14B的制造过程的剖面图也显示了沿图6的DD线的剖面图的图17A,17B和17C以及18A和18B，说明本发明第一实施例的第二例中的DRAM制造方法的主要部分。
首先，用本发明的第一实施例的第一例的同样方法，执行直到覆盖栅极104的第一层间绝缘膜的形成过程的各个过程。接下来，形成位接触孔111，形成氧化硅膜113和BPSG膜间隔层114b，和使第一层间绝缘膜成为一层间绝缘膜110b。此外，在形成位线117和层间绝缘膜120后，形成从层间绝缘膜120的上表面到达N型源漏区106的节点接触孔121。
接下来，在大约10-8Pa超高真空和大约800℃的条件下使用SiH4作为气体材料，或在大约10-8Pa的超高真空和大约600℃的条件下使用乙硅烷Si2H6作为气体材料，在被节点接触孔121暴露的位线117，栅极104和N型源漏区106的表面上有选择地形成大约5nm至10nm厚的硅膜143(图15A和16A)。通过在O2气氛中1100℃的一至两分钟的高速热氧化处理，即被称为RTO的高速热氧化处理，硅膜143被加热氧化，形成了一个大约10nm至20nm厚的氧化硅膜123(图15B和17B)。在本发明的第一实施例的第二例中的氧化硅膜113的形成方法与氧化硅膜123的相同。
接下来，通过LPCVD法，在整个表面上形成一大约100nm厚的BPSG膜144b。BPSG膜144b的磷和硼的浓度大约为，例如，1.8mol％和3.9mol％(图15C和17C)。通过在大约800℃的大约三十分钟的热处理，回流BPSG膜144b，形成一BPSG膜144ba(图16A和18A)。
在上述过程之后，用非均匀蚀刻法蚀刻BPSG膜144ba，形成一BPSG膜间隔层124b。在这个蚀刻的同时，也蚀刻了形成在N型源漏区106表面上的氧化硅膜123，仅保留下BPSG膜间隔层124b正下方的与BPSG膜间隔层124b自匹配的这部分的氧化硅膜123。并且层间绝缘膜120也转变为大约350nm厚的层间绝缘膜120b。在节点接触孔121的底面上，没有被氧化硅膜123和BPSG膜间隔层124b覆盖和暴露的N型源漏区106大约是200nm×180nm至大约200nm×190nm。在被节点接触孔121暴露的位线117和靠近栅极104的阶梯部分的部位，BPSG膜间隔层124b的厚度大约分别是20nm至40nm和30nm至50nm(图14A,14B和16B)。
然后，用本发明的第一实施例的第一例的相同方法，在整个表面上形成一个大约700nm厚的N型非晶或多晶硅膜。使这个硅膜形成图形，在这之前和之后进行热处理，形成一个由N型多晶硅膜构成的存储节点电极127。存储节点电极127经过节点接触孔121连接到N型源漏区106(图14A和14B)。此后，在整个表面上形成一电容绝缘膜和一个单元平板电极。
本发明的第一实施例的第二例具有本发明的第一实施例的第一例的效果。在本发明的第一实施例的第二例中，在中间和下布线层的被自定位接触孔暴露的表面上没有使用氧化硅间隔层，而是有选择地形成了一个薄氧化硅膜，在下布线层上没有被BPSG膜间隔层覆盖的开口区大于本发明的第一实施例的第一例的开口区。因此，本发明的第一实施例的第二例与本发明的第一实施例的第一例相比，更易于使自定位接触孔中的上布线层与下布线层之间的接触电阻降低。
在本发明的第一实施例的第二例中，是把具有由自定位接触孔构成的位接触孔和节点接触孔的COB结构DRAM作为一个实例说明的，但是，本发明的第一实施例的第二例可以应用于一般多层布线结构的自定位接触孔。在本发明的第一实施例的第二例中，把BPSG膜间隔层作为一个实例说明，本发明的第一实施例的第二例并不限于此，而是可以采用PSG膜间隔层替代BPSG膜间隔层。此外，本发明的第一实施例的第二例不限于上述各种数值。
本发明的第二实施例的特征在于，在由覆盖在自定位接触孔的侧面上的回流BPSG膜间隔层或回流PSG膜间隔层构成的绝缘膜间隔层的表面上提供一个多晶硅膜间隔层。作为第二实施例的一个说明，使用其中位接触孔和节点接触孔是由自定位接触孔构成的COB结构DRAM作为一实例，第二实施例的应用并不限于DRAM的位接触孔和节点接触孔，它可以应用于一般多层布线结构。
参考显示一种COB结构DRAM的平面图的图19，显示沿图19的AA线和BB线的剖面图的图20A和20B，以及显示沿图19的CC线和DD线的剖面图的图21A和21B，在本发明的第二实施例的第一例的具有自定位接触孔的DRAM中，最小加工尺寸是以0.3μm形成的，布线间距是0.8μm，结构如下所述。图19中的阴影部是元件形成区，并且在图19,20A,20B,21A和21B中没有显示构成电容器的电容绝缘膜和单元平板电极。
在一个P型硅基片201的元件形成区和元件隔离区的表面上，提供了一个大约10nm厚的栅氧化物膜203和，例如，一个大约300nm厚的LOCOS型场氧化物膜202。在场氧化物膜202和栅氧化物膜203的表面上，提供了一个栅极204。栅极204的线宽和间隔大约分别为，例如，0.4μm，并且栅极204是由一个大约150nm厚的硅化钨膜叠加于一个大约100nm厚的N型多晶硅膜的tungsten polycide膜构成的。在P型硅基片201的元件形成区的表面上，对栅极204和场氧化物膜202自匹配地提供N型源漏区205和206。N型源漏区205和206的最小线宽和最小间隔分别为0.4μm。
用一个由一种氧化硅绝缘膜构成的层间绝缘膜210a覆盖包括栅极204、场氧化物膜202和栅氧化物膜203的P型硅基片201的表面。修平层间绝缘膜210a的上表面，并且从P型硅基片201表面开始的层间绝缘膜210a的厚度大约为500nm。层间绝缘膜210a的上表面和直接覆盖栅极204的层间绝缘膜210a的底面至少是由氧化硅膜构成的。
在层间绝缘膜210a，提供从这个层间绝缘膜210a穿透层间绝缘膜210a和栅氧化物膜203到达N型源漏区205的位接触孔211。位接触孔211是对栅极204自匹配地形成的，并且穿透栅极204的空白部分的层间绝缘膜210a。在位接触孔211上端的孔径大约是0.5μm，但是在低于栅极204上表面部位的位接触孔211的最小孔径与栅极204的间隔相同的长度，是大约0.4μm。通过位接触孔211，暴露出栅极204的上表面和一部分侧面。
一个大约30nm厚的氧化硅膜间隔层212直接覆盖位接触孔211的侧面。此外，用一个经热处理回流的BPSG膜间隔层214a覆盖氧化硅膜间隔层212的表面。构成BPSG膜间隔层214a的BPSG膜的磷和硼的浓度为，例如，大约2.5mol％和大约4.3mol％。BPSG膜间隔层214a的最大厚度大约是70nm，在靠近被位接触孔211暴露的栅极204的阶梯部分部位的BPSG膜间隔层214a的厚度大约是35至40nm。用一个多晶硅膜间隔层215a覆盖暴露在位接触孔211中的BPSG膜214a的表面。多晶硅膜间隔层215a的最大厚度大约是30nm至35nm。多晶硅膜间隔层215a的上端位于比位接触孔211上端低70nm至100nm的位置，位接触孔211的上端是层间绝缘膜210a上表面所处位置，并且多晶硅膜间隔层215a的下端位于比位接触孔211的底面高100nm至150nm的位置，位接触孔211的底面是N型源漏区205的表面所处位置。在成为位接触孔211底面部分的N型源漏区205的表面，硅膜间隔层212和BPSG膜间隔层214a对多晶硅膜间隔层215a自匹配地开口。这个开口部分的最小宽度大约是0.2μm(图20A和20B)。
在层间绝缘膜210a的表面上，提供经过位接触孔211连接于N型源漏区205的位线217。与栅极204一样，位线217是由一个大约150nm厚的硅化钨膜237叠加在一个大约100nm厚的N型多晶硅膜236上的tungsten polycide膜构成的。位线217的布线间距大约是0.8μm，在位接触孔211部分的位线217的线宽和间隔分别是大约0.5μm和大约0.3μm，在位接触孔211以外部分的位线217的线宽和间隔分别大约是0.4μm。用一个由一种氧化硅绝缘膜构成的层间绝缘膜220a覆盖包括位线217的层间绝缘膜210a的表面。层间绝缘膜220a的上表面也被修平，并且从层间绝缘膜210a表面开始的层间绝缘膜220a的膜厚度大约是350nm。层间绝缘膜220a的上表面和直接覆盖位线217的层间绝缘膜220a的底面至少是由氧化硅膜形成的(图19,20A和20B)。
在层间绝缘膜220a，提供从层间绝缘膜220a表面穿透层间绝缘膜220a,210a和栅氧化物膜203到达N型源漏区206的节点接触孔221。节点接触孔221是对位线217自匹配地形成的，并且穿透位线217的空白部分的层间绝缘膜220a，此外，也是对栅极204自匹配地形成的，并且穿透栅极204的空白部分的层间绝缘膜210a。节点接触孔221上端的孔径大约是0.5μm，从位线217的上表面至栅极204的上表面的节点接触孔221的最小孔径大约是0.4μm，节点接触孔221在低于栅极204上表面部位的孔径大约是0.4μm。通过节点接触孔221，暴露出位线217的上表面和一部分侧面，以及栅极204的上表面和一部分侧面。
一个大约30nm厚的氧化硅膜间隔层222直接覆盖节点接触孔221的侧面，并且氧化硅膜间隔层222的表面上覆盖着一个BPSG膜间隔层224a。BPSG膜间隔层224a的最大厚度大约是100nm。被节点接触孔221暴露的栅极204和在靠近位线217阶梯部分部位的BPSG膜间隔层214a的厚度分别大约为35nm至40nm和大约45nm至50nm。用一个多晶硅膜间隔层225a覆盖暴露在节点接触孔221中的BPSG膜间隔层224a的表面。多晶硅膜间隔层225a的最大厚度大约是35nm至40nm。多晶硅膜间隔层225a的上端在比节点接触孔221的上端低大约100nm至150nm的位置，节点接触孔221的上端是层间绝缘膜220a上表面的位置，并且多晶硅膜间隔层225a下端在比节点接触孔221的底面高100nm至150nm的位置，节点接触孔221的底面是N型源漏区206表面的位置。在节点接触孔221底面部分的N型源漏区206的表面上，氧化硅膜间隔层222和BPSG膜间隔层224a对多晶硅膜间隔层225a自匹配地开口。这个开口是边长大约为0.2μm的正方形。
在层间绝缘膜220a的表面上，提供了经过节点接触孔221连接于N型源漏区206的存储节点电极227。存储节点电极227是由层间绝缘膜220a的上表面上的一个大约700nm厚的N型多晶硅膜构成的。存储节点电极227的长度方向平行于位线217，存储节点电极227的长度、宽度和间隔分别为大约1.3μm、0.5μm和0.3μm，在平行于位线217和栅极204的方向上存储节点电极227间距分别为大约1.6μm和0.8μm。没有显示在图中，但是，在存储节点电极227和层间绝缘膜220a的暴露表面上提供了一个电容绝缘膜，并且在电容绝缘膜的表面上提供了一个单元平板电极(图19,21A和21B)。
参考，作为示出节点接触孔有关部分的，图19至21b，显示沿图19的CC线的制造过程的剖面图的图22A,22B,22C,23A和23B,和显示沿图19的DD线的制造过程的剖面图的图24A,24B,24C,25A和25B，说明第二实施例的第一例的制造方法的主要部分。
利用与本发明的第一实施例的第一例的同样方法，形成位接触孔211，形成构成一氧化硅膜间隔层212的大约30nm厚的氧化硅膜，和形成构成一BPSG膜间隔层114a的大约70nm厚的BPSG膜，并且将这个BPSG膜在N2气氛中以850℃温度热处理大约十分钟，并回流。此后，在整个表面形成一个构成一多晶硅膜间隔层215a的大约50nm厚的多晶硅膜，并且通过对硅膜的非均匀蚀刻法的蚀刻形成多晶硅膜间隔层215a。通过对硅膜的非均匀蚀刻法的蚀刻，形成BPSG膜间隔层214a和氧化硅膜间隔层214，并且也完成了层间绝缘膜210a。接下来，形成覆盖整个表面的大约370nm厚的层间绝缘膜220。
接着，利用非均匀蚀刻，依次蚀刻层间绝缘膜220,210a和栅氧化物膜203，形成了从层间绝缘膜220的上表面到达N型源漏区206的节点接触孔221。利用LPCVD法，依次在整个表面上形成一个大约30nm厚的氧化硅膜242和一个大约70nm厚的BPSG膜244a。BPSG膜244a的磷和硼的浓度定为，例如，大约1.8mol％和3.9mol％(图22A和24A)。然后，例如，在N2气氛中大约800℃温度下热处理三十分钟左右，回流BPSG膜244a，并转变成一BPSG膜244aa。在这个过程中，被节点接触孔221暴露的栅极204以及在靠近位线217阶梯部分部位的BPSG膜244aa的厚度分别大约为35nm至40nm和大约45nm至50nm(图22B和24B)。
此后，利用LPCVD法，在整个表面上形成一个大约50nm厚的多晶硅膜245a(图22C和24C)。用非均匀蚀刻法充分蚀刻多晶硅膜245a，形成了一个在节点接触孔221中覆盖BPSG膜244aa表面的多晶硅膜间隔层225a。这个非均匀蚀刻法是通过利用40sccm的溴化氢HBr和100sccm的氯Cl2的混合气，在，例如，8Pa真空度，450W功率下进行的。通过在形成多晶硅膜间隔层225a时的充分蚀刻，多晶硅膜间隔层225a的上端位于低于层间绝缘膜220上表面大约300nm至350nm的位置。多晶硅膜间隔层225a的最大厚度薄于多晶硅膜间隔层245a的厚度，并且大约为35nm至40nm。多晶硅膜间隔层215a的大约30nm至35nm的最大厚度薄于多晶硅225a的厚度的原因是因为在成为位接触孔211中的多晶硅膜间隔层215a的多晶硅膜的斜度比节点接触孔221中的多晶硅膜244a的斜度更平缓(图23A和25A)。
利用多晶硅膜间隔层225a作为掩模蚀刻氧化硅膜，这个过程与本发明的第一实施例的第一例中的相同，形成了一个氧化硅膜间隔层222和一个BPSG膜间隔层224a(图19,21A,21B,23B和25B)。此后，形成存储节点电极227，并且形成一个电容绝缘膜和一个单元平板电极(图19,21A和21B)。
本发明的第二实施例的第一例具有与本发明的第一实施例的第一例相同的效果。在本发明的第二实施例的第一例中，在被多晶硅膜间隔层225a覆盖的部分，用多晶硅膜间隔层225a作为蚀刻的掩模，与本发明的第一实施例不同，BPSG膜间隔层224a的厚度与BPSG膜间隔层244a相同。因此，在本发明的第二实施例的第一例中，可以把BPSG膜224a的膜厚度设定得比本发明的第一实施例的第一和第二例的薄。在第二实施例的第一例中，通过与本发明的第一实施例的第二例不同的措施，接触电阻比本发明的第一实施例的第一例降低。
在本发明的第二实施例的第一例中，是把具有由自定位接触孔构成的位接触孔和节点接触孔的COB结构DRAM作为一个实例说明的，但是，本发明的第二实施例的第一例也可以应用于一般多层布线结构的自定位接触孔。并且在本发明的第二实施例的第一例中，是把BPSG膜间隔层作为实例说明的，但第二实施例的第一例并不限于此，而是可以用PSG膜替代BPSG膜间隔层。此外，本发明的第二实施例的第一例不限于上述各种数值。
在本发明的第二实施的第一例中，在自定位接触孔构成的位接触孔和节点接触孔的侧面上，提供了氧化硅膜间隔层，例如回流的BPSG膜间隔层和叠层的绝缘膜间隔层，以及覆盖这些绝缘膜的多晶硅膜间隔层，但第二实施例并不限于此。
参考显示包括COB结构DRAM的位接触孔部分的剖面图的图26A和26B，以及显示包括DRAM的节点接触孔部分的剖面图的图27A和27B，说明本发明的第二实施例的第二例。本发明的第二实施例的第二例的平面图与本发明的第二实施例的第一例的平面19相同，因此省略了第二例的平面图。图26A和26B是沿图19的AA线和BB线的剖面图，图27A和27B是沿图19的CC线和DD线的剖面图。
本发明的第二实施例的第二例与第一例之间的差别与本发明的第一实施例的第二例与第一例之间的差别相同，不存在作为覆盖自定位接触孔侧面的绝缘膜间隔层的氧化硅膜间隔层，并且绝缘膜是仅由BPSG膜间隔层构成的，在被白定位孔暴露的中间布线层和下布线层的表面上有选择地形成一个氧化硅膜，并且在所述下布线层的暴露表面上的所述有选择地形成的氧化硅膜对BPSG膜间隔层自匹配地开口。
在P型硅基片201表面上的元件形成区和元件隔离区，提供一大约10nm厚的栅氧化物膜203，和，例如，一个大约300nm厚的LOCOS型场氧化物膜202。在场氧化物膜202和栅氧化物膜203的表面上提供一栅极204。栅极204的线宽和间隔分别为，例如，0.4μm，并且栅极204是由一个大约150nm厚的硅化钨膜叠加于一个大约100nm厚的N型多晶硅膜的tungsten polycide膜构成的。在元件形成区的P型硅基片201的表面上，对栅极204和场氧化物膜202自匹配地提供N型源漏区205和206。
包括栅极204，场氧化物膜202和栅氧化物膜203的P型硅基片的表面，用一个由一种氧化硅绝缘膜构成的层间绝缘膜210b覆盖。修平层间绝缘膜210b的上表面，并且从P型硅基片201表面开始的层间绝缘膜210b的厚度大约是500nm。层间绝缘膜210b的上表面和直接覆盖栅极204的层间绝缘膜210b的底面至少是由氧化硅膜构成的。
在层间绝缘膜210b，提供了从这个层间绝缘膜210b表面穿透层间绝缘膜210b和栅氧化物膜203到达N型源漏区205的位接触孔211。位接触孔211是对栅极204自匹配地形成的，并且穿透栅极204的空白部分的层间绝缘膜210b。位接触孔211的上端的孔径大约是0.5μm，但是，在低于栅极204的上表面位置的位接触孔211的最小孔径与栅极204的间隔相同，是大约0.4μm。通过这个位接触孔211，暴露出栅极204的上表面和一部分侧面。
用一个加热氧化形成的大约10nm至20nm厚的氧化硅膜213直接覆盖被位接触孔211暴露的栅极204的表面，此外，N型源漏区205的暴露表面的一个固定部分也被氧化硅膜213直接覆盖。用一BPSG膜间隔层214b覆盖位接触孔211的侧面，BPSG膜间隔层214b是一个由热处理回流BPSG膜构成的绝缘膜间隔层。构成BPSG膜间隔层214b的BPSG膜的磷和硼的浓度大约为，例如，2.5mol％和4.3mol％。BPSG膜间隔层214b的最大厚度大约是70nm，在靠近被位接触孔211的暴露形成的栅极204的阶梯部分部位的BPSG膜间隔层114b的膜厚度大约是35nm至40nm。用一多晶硅膜间隔层215b覆盖暴露在位接触孔211中的BPSG膜214b的表面。多晶硅膜间隔层215b的最大厚度大约是30nm至35nm。多晶硅膜间隔层215b的上端位于比位接触孔211上端低大约70nm至100nm的位置，位接触孔211上端是层间绝缘膜210b上表面的位置，并且多晶硅膜间隔层215b下端位于比位接触孔211的底面高大约100nm至150nm的位置，位接触孔211的底面是N型源漏区205的表面位置。在成为位接触孔211的底面的N型源漏区205的表面上，氧化硅膜213和BPSG膜间隔层214b对多晶硅膜间隔层215b自匹配地开口。这个开口部分的最小宽度大约是150nm至160nm(图26A和26B)。
在层间绝缘膜210b的表面上，提供了一个经过位接触孔211连接于N型源漏区205的位线217。像栅极204一样，位线217是由一个大约150nm厚的硅化钨膜237叠加于一个大约100nm厚的N型多晶硅膜236的tungsten polycide膜构成的。位线217的布线间距大约是0.8μm，并且在位接触孔211部分的位线217的宽度和间隔分别大约为0.5μm和0.3μm，在不包括位接触孔211部分的位线217的宽度和间隔分别大约为0.4μm。用一个由一种氧化硅绝缘膜构成的层间绝缘膜220b覆盖包括位线217的层间绝缘膜210b的表面。层间绝缘膜220b的上表面也被修平，并且从层间绝缘膜210b的表面开始的层间绝缘膜220b的厚度大约是350nm。层间绝缘膜220b的上表面和直接覆盖位线217的层间绝缘膜220b的底面至少是由氧化硅膜形成的(图27A和27B)。
在层间绝缘膜220b，提供从层间绝缘膜220b的表面穿透层间绝缘膜220b,210b和栅氧化物膜203到达N型源漏区206的节点接触孔221。节点接触孔221是对位线217自匹配地形成的，并且穿透位线217的空白部分的层间绝缘膜220b，此外是对栅极204自匹配地形成的，并且穿透栅极204的空白部分的层间绝缘膜210b。节点接触孔221上端的孔径大约为0.5μm，在位线217的上表面与栅极204上表面之间的节点接触孔221的最小孔径大约为0.4μm，在低于栅极204上表面部位的节点接触孔221的孔径大约为0.4μm。通过这个节点接触孔221，暴露出位线217的上表面和一部分侧面，以及栅极204的上表面和一部分侧面。
用一个热氧化形成的大约10nm至20nm厚的氧化硅膜223直接覆盖被节点接触孔221暴露的位线217和栅极204的表面，此外N型源漏区206暴露表面的一个固定部分也被氧化硅膜223直接覆盖。用BPSG膜间隔层224b覆盖节点接触孔221的侧面，BPSG膜间隔层224b是一个由热处理回流BPSG膜构成的绝缘膜间隔层。构成BPSG膜间隔层224b的BPSG膜的磷和硼的浓度为，例如，大约1.8mol％和大约3.9mol％。BPSG膜间隔层224b的最大厚度大约为70nm。在靠近被节点接触孔221的暴露形成的栅极204和位线217阶梯部分部位的BPSG膜间隔层214b的厚度分别为大约35nm至40nm和大约45nm至50nm。用一多晶硅膜间隔层225b覆盖暴露在节点接触孔221中的BPSG膜间隔层224b的表面。多晶硅膜间隔层225b的最大厚度大约是35nm至40nm。多晶硅膜间隔层225b的上端位于比是层间绝缘膜220b上表面位置的节点接触孔221上端低大约100nm至150nm的位置，并且多晶硅膜间隔层225b下端位于比是N型源漏区206表面位置的节点接触孔221底面高大约100nm至150nm的位置。在节点接触孔211底面部分的N型源漏区206的表面，氧化硅膜223和BPSG膜间隔层224b对多晶硅膜间隔层225b自匹配地开口。在节点接触孔221的底面，没有被氧化硅膜223、BPSG膜间隔层224b和多晶硅膜间隔层225b覆盖和暴露的N型源漏区206大约为260nm×250nm至大约260nm×240nm(图27A和27B)。
在层间绝缘膜220b的表面上，提供一个经过节点接触孔221连接到N型源漏区206的存储节点电极227。存储节点电极227是由在层间绝缘膜220b上表面的一个大约700nm厚的N型多晶硅膜构成的。存储节点电极227的长度方向与位线217平行，并且存储节点电极227的长度、宽度和间隔分别为大约1.3μm、0.5μm和0.3μm，在平行于位线217和平行于栅极204方向上的存储节点电极227的间距是大约1.6μm和大约0.8μm。在存储节点电极227和层间绝缘膜220b的暴露表面上，提供了一个电容绝缘膜，并且在电容绝缘膜的表面上提供了一个单元平板电极，但在图中没有示出(图27A和27B)。
参考图27A和27B，显示图27A部分的和沿图19的CC线的制造过程的剖面图的图28A,28B和28C，显示图27B部分的和沿图19的DD线的制造过程的剖面图的图29A,29B和29C，利用一个节点接触孔部分作为实例，说明本发明的第二实施例的第二例的DRAM的制造方法的主要部分。
通过本发明的第二实施例的第一例的同样方法，进行直到形成覆盖栅极204等的第一层间绝缘膜的过程。此后，形成一个位接触孔211，和形成一个氧化硅膜213，一个多晶硅膜间隔层215b和一个BPSG膜间隔层214b，并且第一层间绝缘膜成为一个层间绝缘膜210b。此外，在形成位线217和一个层间绝缘膜220之后，形成一个从层间绝缘膜220的上表面到达N型源漏区206的节点接触孔221。
接下来，如同本发明的第一实施例的第二例一样，例如，在大约800℃大约10-8Pa的超真空中使用SiH4作为气体材料，在被节点接触孔221暴露的位线217，栅极204和N型源漏区206的表面上有选择地形成一个大约5nm至10nm厚的硅膜。通过RTO，在大约1100℃的O2气氛中大约一至两分钟，加热氧化所述硅膜，形成一个10nm和20nm的氧化硅膜223。
此后，通过LPCVD法，形成一个大约70nm厚的BPSG膜。例如，通过在800℃的N2气氛中三十分钟左右的热处理，回流这个BPSG膜，成为一个BPSG膜244ba。在这个过程中，被节点接触孔221暴露形成的栅极204和靠近位线217的阶梯部分部位的BPSG膜244ba的厚度分别为大约35nm至40nm和大约45nm至50nm。然后，通过LPCVD法，在整个表面上形成一个大约50nm厚的多晶硅膜245b(图28A和29A)。
用非均匀蚀刻法充分蚀刻多晶硅膜245b，并形成了覆盖节点接触孔221中的BPSG膜244ba的多晶硅膜间隔层225b。通过在形成多晶硅膜间隔层225b时的充分蚀刻，多晶硅膜间隔层225b的上端位于比层间绝缘膜220的上表面低300nm至350nm的位置，并且多晶硅膜间隔层225b的最大厚度大约为35nm至40nm(图28B和29B)。
然后，使用多晶硅膜间隔层225b作为掩模进行对氧化硅膜的蚀刻，这种蚀刻与本发明的第一实施例的第一例中的相同，形成一个BPSG膜间隔层224b，此外，覆盖N型源漏区206表面的氧化硅膜223被自匹配地开口(图27A,27B,28C和29C)。此后，形成存储节点电极227，并且形成一个电容绝缘膜和一个单元平板电极。
本发明的第二实施例的第二例具有本发明的第二实施例的第一例的相同效果。在本发明的第二实施例的第二例中，在中间和下布线层的被自定位接触孔暴露的表面，有选择地形成一个薄氧化硅膜，而不使用氧化硅膜间隔层，因此，在下布线层的没有覆盖多晶硅膜间隔层的开口区大于本发明的第二实施例的第一例的开口区。与本发明的第二实施例的第一例相比，在本发明的第二实施例的第二例中，易于减小在自定位接触孔的上布线层与下布线层之间的接触电阻。
在本发明的第二实施例的第二例中，为了说明把具有由自定位接触孔构成的位接触孔和节点接触孔的CPB结构DRAM作为实例，但是本发明的第二实施例的第二例也可以应用于一般多层布线结构的自定位接触孔。在本发明的第二实施例的第二例中，是以BPSG膜间隔层作为实例说明的，但是它并不限于此，而是可以采用PSG膜间隔层替代BPSG膜间隔层。此外，本发明的第二实施例的第二例不限于上述的数值。
如上所述在本发明中，在一种其中上布线层和下布线层之间的连接是由对中间布线层自匹配的自定位接触孔执行的半导体器件中，在覆盖中间布线层的上表面或侧面的绝缘膜中不包括氮化硅膜，在覆盖自定位接触孔的侧面的绝缘膜间隔层中至少包括一个由热回流BPSG膜或PSG膜构成的绝缘膜间隔层。
因此，本发明在中间布线层的形成中不需要具有复杂的制造过程，电荷不会存储在提供在自定位接触孔侧面的绝缘膜间隔层中，并且可以抑制上布线层，经过自定位接触孔连接到上布线层的下布线层与中间布线层之间的绝缘特性的恶化。
尽管本发明是通过参考特定的实施例说明的，但它并不被这些实施例限制，而是仅受附加的权利要求的限制。熟悉本领域的技术人员可以改变或修改实施例，而不脱离本发明的范围和精神。
权利要求
1．一种半导体器件，包括一个形成在一半导体基片表面中或上的下布线层；一个覆盖所述半导体基片表面的绝缘膜；一个形成在所述绝缘膜表面上的中间布线层；一个覆盖所述中间布线层的层间绝缘膜；和一个形成在所述层间绝缘膜表面上的上布线层，所述上布线层穿透所述层间绝缘膜和所述绝缘膜到达所述下布线层，并且经过对所述中间布线层自匹配的一个自定位接触孔连接于所述下布线层，在所述自定位接触孔的侧面上，至少形成一个通过加热回流的BPSG膜或PSG膜构成的绝缘膜间隔层。
2．一种半导体器件，包括一个形成在一半导体基片的表面中或上的下布线层；一个覆盖所述半导体基片表面的绝缘膜；一个形成在所述绝缘膜表面上的中间布线层；一个覆盖所述中间布线层的层间绝缘膜；和一个形成在所述层间绝缘膜表面上的上布线层，所述上布线层穿透所述层间绝缘膜和所述绝缘膜到达所述下布线层，并且经过对所述中间布线层自匹配的一个自定位接触孔连接于所述下布线层，一个由一氧化硅膜构成的第一绝缘膜间隔层直接覆盖所述自定位接触孔的侧面，此外，一个由加热回流的BPSG膜和PSG膜构成的第二绝缘膜间隔层覆盖所述第一绝缘膜间隔层。
3．一种根据权利要求2所述的半导体器件，包括一个覆盖所述第二绝缘膜间隔层的多晶硅膜间隔层，和所述多晶硅膜间隔层的上端位于低于所述自定位接触孔的上端的位置。
4．一种半导体器件，包括一个形成在一半导体基片表面中或上的下布线层；一个覆盖所述半导体基片表面的绝缘膜；一个形成在所述绝缘膜表面上的中间布线层；一个覆盖所述中间布线层的层间绝缘膜；和一个形成在所述层间绝缘膜表面上的上布线层，所述上布线层穿透所述层间绝缘膜和所述绝缘膜到达所述下布线层，并且经过对所述中间布线层自匹配的一个自定位接触孔连接于所述下布线层，在暴露于所述自定位接触孔的所述中间和下布线层的表面上，通过热氧化有选择地形成一个氧化硅膜，在所述自定位接触孔的侧面上，形成一个热回流的BPSG膜或PSG膜构成的绝缘膜间隔层，所述绝缘膜间隔层经过所述氧化硅膜覆盖暴露于所述自定位接触孔的所述中间和下布线层的表面，此外，形成在所述下布线层表面的所述氧化硅膜自匹配地开口于所述绝缘膜间隔层。
5．一种如权利要求4所述的半导体器件，包括一个覆盖所述绝缘膜间隔层的多晶硅膜间隔层，和所述多晶硅膜间隔层的上端位于低于所述自定位接触孔的上端的位置。
6．一种半导体器件制造方法，包括一个在一半导体基片表面中或上形成一下布线层的过程；一个形成一覆盖所述半导体基片表面的绝缘膜的过程；一个在所述绝缘膜的表面上形成一中间布线层和一覆盖所述中间布线层的层间绝缘膜的过程；一个形成一对所述中间布线层自匹配的、穿透所述层间绝缘膜和所述绝缘膜到达所述下布线层的自定位接触孔的过程；一个通过LPCVD法和加热回流所述BPSG膜或所述PSG膜在整个表面上依次形成一个氧化硅膜和一个BPSG膜或一个PSG膜的过程；一个通过用非均匀蚀刻法依次蚀刻所述BPSG膜或所述PSG膜和所述氧化硅膜形成一个由氧化硅膜构成的第一绝缘膜间隔层和形成一个由所述BPSG膜或所述PSG膜构成的第二绝缘膜间隔层的过程；和一个在层间绝缘膜的表面上形成一个经过所述自定位接触孔连接于所述下布线层的上布线层的过程。
7．一种半导体器件制造方法，包括一个在一半导体基片表面中或上形成一下布线层的过程；一个形成一覆盖所述半导体基片表面的绝缘膜的过程；一个在所述绝缘膜的表面上形成一中间布线层和一覆盖所述中间布线层的层间绝缘膜的过程；一个形成一对所述中间布线层自匹配的、穿透所述层间绝缘膜和所述绝缘膜到达所述下布线层的自定位接触孔的过程；一个通过LPCVD法和加热回流所述BPSG膜或所述PSG膜在整个表面上依次形成一个氧化硅膜和一个BPSG膜或一个PSG膜的过程；一个通过用LPCVD法在整个表面上形成一个多晶硅膜和通过用对硅膜的选择性非均匀蚀刻法蚀刻所述多晶硅膜形成一个上端位于低于所述自定位接触孔的上端的位置的多晶硅膜间隔层的过程；一个通过利用所述多晶硅膜间隔层作为掩模的非均匀蚀刻法依次蚀刻所述PBSG膜或PSG膜和所述氧化硅膜形成一个由氧化硅膜构成的第一绝缘膜间隔层和形成一个由所述BPSG膜或所述PSG膜构成的第二绝缘膜间隔层的过程；和一个在所述层间绝缘膜的表面上形成一个经过所述自定位接触孔连接于所述下布线层的上布线层的过程。
8．一种半导体器件制造方法，包括一个在一半导体基片表面中或上形成一下布线层的过程；一个形成一覆盖所述半导体基片表面的绝缘膜的过程；一个在所述绝缘膜的表面上形成一中间布线层和一覆盖所述中间布线层的层间绝缘膜的过程；一个形成一对所述中间布线层自匹配的、穿透所述层间绝缘膜和所述绝缘膜到达所述下布线层的自定位接触孔的过程；一个通过在被所述自定位接触孔暴露的所述中间和下布线层的表面上有选择地生长所需厚度的硅膜，并通过在氧气氛中的高速热处理，把硅膜转变为氧化硅膜的过程；一个通过LPCVD法和热回流所述BPSG膜或所述PSG膜在整个表面上形成一个BPSG膜或一个PSG膜的过程；一个通过用非均匀蚀刻法蚀刻所述BPSG膜或所述PSG膜形成由所述BPSG膜或所述PSG膜构成的一个绝缘膜间隔层的过程；和一个在所述层间绝缘膜的表面上形成一个经过所述自定位接触孔连接于所述下布线层的上布线层的过程。
9．一种半导体器件制造方法，包括一个在一半导体基片表面中或上形成一下布线层的过程；一个形成一覆盖所述半导体基片表面的绝缘膜的过程；一个在所述绝缘膜的表面上形成一中间布线层和一覆盖所述中间布线层的层间绝缘膜的过程；一个形成一对所述中间布线层自匹配的、穿透所述层间绝缘膜和所述绝缘膜到达所述下布线层的自定位接触孔的过程；一个通过在被所述自定位接触孔暴露的所述中间和下布线层的表面上有选择地生长一所需厚度的硅膜，并通过在氧气氛中的高速热处理，把硅膜转变为氧化硅膜的过程；一个通过LPCVD法和热回流所述BPSG膜或所述PSG膜在整个表面上形成一个BPSG膜或一个PSG膜的过程；一个通过LPCVD法在整个表面上形成一多晶硅膜和通过用对硅膜的有选择的非均匀蚀刻法蚀刻所述多晶硅膜形成一个其上端位于比所述自定位接触孔的上端低的位置的多晶硅膜间隔层的过程；一个通过用所述多晶硅膜间隔层作为掩模的非均匀蚀刻法蚀刻所述BPSG膜或所述PSG膜形成一由所述BPSG膜或所述PSG膜构成的绝缘膜间隔层的过程；和一个在所述层间绝缘膜的表面上形成一经过所述自定位接触孔连接于所述下布线层的上布线层。
全文摘要
一种半导体器件和一种半导体器件的制造方法提供了一个自定位接触孔,其易于抑制一个经过一个对一中间布线层自匹配的自定位接触孔连接于一个下布线层的上布线层与一个中间布线层之间的绝缘特性的恶化。用一个氧化硅膜间隔层直接覆盖一个对一栅极自匹配的位接触孔的侧面,并且回流氧化硅膜和用一BPSG膜间隔层覆盖。利用这些过程,抑制了绝缘特性的恶化。
文档编号H01L27/108GK1212462SQ9812002
公开日1999年3月31日 申请日期1998年9月22日 优先权日1997年9月22日
发明者知识茂雄 申请人:日本电气株式会社