专利名称：具有阈值补偿功能的动态型半导体存储器件的制作方法
技术领域：
本发明涉及一种如动态随机存取存储器(DRAM)一类的动态型半导体存储器件，尤其是包括一个具有阈值补偿功能的读出放大器、能够在一个单个存储单元存储多位数据的动态型半导体存储器件。
近来，为了增强动态型半导体存储器件的集成度和存储容量，人们开发了多种技术。例如，号码为3-16049的尚未审查的日本专利文献就提出了一种包括三个器件，即两个晶体管和一个电容器，具有与传统存储器件相同的存储容量、能够存储两位数据的存储器件。就是说，在这个存储器中，一个数据位对应于1.5个器件。
图1是组成号码为3-16049的尚未审查的日本专利文献提出的半导体存储器件的电路的电路图。图2是图1中的电路的输入信号的波形。图3和4是当一个位线被读取时一个被测电压的波形。
如图1所示，所示的电路图包括一个具有两个晶体管和一个电容器、用来在其中存储两位数据的一个存储单元20、一个存储电容器21、串联于存储电容器21用来把存储于存储电容器21中的数据读取到一个位线上的转移栅23和24、以及存储节点24和25。该电路还包括两个平行的读出放大器26和27。
下面结合给出输入时序波形的图2，对图1中所示的电路的工作情况进行说明。
参见图2，当位线平衡控制信号NEQ和PEQ在t0时刻如图2所示的情形发生变化，一个位线平衡电路中的所有晶体管都被关闭，且位线的预充电完成。于是，晶体管两端的电压成为Vcc/2。
然后，假设与位线BLL1和/BLL1电连接的一个存储单元被选中，在时刻t1，位线读出放大器的一个分离电路的CUT2关闭电连接于CUT2的一个晶体管，并且一个字线WLL1升高。这里，符号“/”表示一个补偿信号，如，“/BLL1”表示信号BLL1的一个补偿信号。
结果，存储于存储电容器21中的数据被电荷转移到位线BLL1、BLR1、SBL1、SBL2、以及/BLL1、/BLR1、/SBL1、及/SBL2。
然后，当信号CUT1和REQ在时刻t2下降，位于存储单元20的同一侧的一个位线被从读出放大器26中分离出来，而且SBL1和SBL2与/SBL1和/SBL2分离。所以，读出放大器26和27分别存储着从存储单元20传输来的同样的数据。
当信号UP和DOWN在时刻t3发生如图2所示的变化，/SAS在时刻t4引发一个读出放大操作，CUT1和CUT2在时刻t5上升，从而使读出放大器电连接于一个位于存储单元20的同一侧的位线。就是说，/SAS执行了一次上牵操作。
最后，CSEL在时刻t6下降，从而把被放大了的存储单元20的数据转移进入一个数据线。这样，一次读取操作完成了。
由上述传统的电路中的存储单元20在一个单个电容器中存储两位数据，当存储单元存储数据时，在存储节点24和25两端的电压有4种形态，如表1所示。表1中的术语“数据”表示将要被输出给数据线D1和D2的数据。“H”代表Vcc，“L”代表接地电压。表1
图3所示是当数据D1=H和D2=H将被读出时的状态，图4所示是当数据D1=L和D2=L将被读出时的状态。
如图3所示，当数据D1=H和D2=H将被读出时，在字线上升的时刻t1，补偿位线之间出现一个电压差ΔV。在时刻t3，由于信号UP和DOWN的作用，SBL1和/SBL2上升了ΔV/3，而/SBL1和SBL2下降了ΔV/3。
然后，如果不是电压SBL和/SBL1与电压SBL2和/SBL2没有被反转，当读出放大操作已经在时刻t4被进行之后，Vcc电平的电压将通过数据线D1和D2被输出。
当数据D1=H和D2=L如图4所示的状态将被读出时，在字线上升的时刻t1，每对补偿位线之间只出现一个电压差ΔV/3。在时刻t3，由于信号上升和下降的作用，SBL1和/SBL2上升了ΔV/3。当/SBL1和SBL2下降了ΔV/3，电压SBL2和/SBL2被反转。相应地，当读出放大操作已经在时刻t4被进行之后，电压Vcc被输出给数据线D1,GND电平的电压被输出给数据线D2。
但是，由于上述的传统半导体存储器件具有一个含有两个晶体管和一个电容器的存储单元结构，使得存储单元不可避免地具有复杂的结构，而且，与含有一个晶体管和一个电容器的一般动态随机存取存储器(RAM)相比，其制作方法也更复杂。
此外，在上述的传统半导体存储器件中，必须从一个电容器的彼此相对的两个电极通过两个晶体管引线到补偿位线。这样，当需要更高的集成度时，在布图中，很难保持结构的对称性，从而引起诸如读取余量等的余量下降问题。
针对传统半导体存储器件的上述问题，本发明的目的在于提供一种具有由一个晶体管和一个电容器组成的存储单元结构、而且能够在一个单个存储单元中存储两位数据的动态型半导体存储器件。本发明的另一个目的在于提供一种从这样一个动态型半导体存储器件中读取数据的方法。
一方面，本发明提供一种动态型半导体存储器件，它包括(a)一个第一分级补偿位线；(b)一个第二分级补偿位线；(c)一个电连接于所述第一位线的第一读出放大器；和(d)至少一个电连接于所述第一位线和所述第二位线的第二读出放大器，其特征在于，它又含有(e)位于用于每个第二读出放大器的所述第一位线和所述第二位线之间的一个电容器；和(f)在所述第一位线和所述第二位线之间与所述电容器串接的一个转移栅。如果多个第二读出放大器被提供给动态型半导体存储器件，这些第二读出放大器都被电连接于所述第一位线，且所述第二位线电连接于每个第二读出放大器。
本发明还进一步提供的动态型半导体存储器件，它包括具有一个包括补偿主位线对和辅位线对的一个分级主位线，其特征在于，它还包括(a)一个位于电连接于一个辅读出放大器的所述主位线对和所述辅位线对之间的电容器；以及(b)一个以串接方式电连接于所述主位线对和所述辅位线对之间的电容器的转移栅，其中，一个被从一个被选中的存储单元读取到所述辅位线对的差分电压被转移到所述主位线对，并且被一个电连接于所述主位线对的主读出放大器放大，所述主位线对上的数据通过所述电容器被反馈到所述主位线对，并被从所述辅位线对再读出到所述主位线对，从而读出两位数据。
另一方面，本发明还提供一种从一个包括具有一个主位线与一个辅位线的一个第一读出放大器和位于所述主位线与所述辅位线之间的一个电容器的动态型半导体存储器件中读出数据的方法，它包含以下步骤(a)把从一个被选中的存储单元中被读出到所述辅位线上的一个差分电压转移到所述主位线；(b)放大所述差分电压，以读出高位数据；(c)把在主位线上传输的数据通过电容器反馈回到辅位线上；以及(d)从辅位线上读取数据到主位线上，从而读出低位数据。
图1是一个传统半导体器件的电路图；图2是图1中所示电路的输入时序信号的波形图；图3所示是当图1所示的电路中一个位线将被读取时在位线上产生的电压的波形图；图4所示是当图1所示的电路中一个位线将被读取时在位线上产生的电压的波形图；图5是本发明的第一个实施例所提供的半导体存储器件的电路图；图6是图5中所示电路的输入时序信号的波形图；图7所示是当图5所示的电路中一个位线将被读取时在位线上产生的电压的波形图；图8所示是当图5所示的电路中一个位线将被读取时在位线上产生的电压的波形图；图9是本发明的第二个实施例所提供的半导体存储器件的电路图；图10是图9中所示电路的输入时序信号的波形图；图11所示是当图9所示的电路中一个位线将被读取时在位线上产生的电压的波形图；图12所示是当图9所示的电路中一个位线将被读取时在位线上产生的电压的波形图；图13是本发明的第二个实施例所提供的半导体存储器件的分布图的平面示意图；图14是本发明的第三个实施例所提供的半导体存储器件的分布图的平面示意图；图15是本发明的第三个实施例所提供的半导体存储器件的电路图；图16是图15中所示电路的输入时序信号的波形图；图17是本发明的第四个实施例所提供的半导体存储器件的电路图；图18是图17中所示电路的输入时序信号的波形图；图19是图17中所示电路的输入时序信号的波形图；图20是本发明的第五个实施例所提供的半导体存储器件的电路图；图21是图20中所示电路的输入时序信号的波形图；图5至图8给出了本发明的第一个实施例所提供的动态型半导体存储器件。
参见图5，所示的动态型半导体存储器件含有多个存储单元1、一个主读出放大器30、以及一个辅读出放大器5。存储单元1含有存储电容器2、均串联连接于存储电容器2的转移栅3、以及存储节点4。辅读出放大器5包括读出放大晶体管6和7、用来补偿一个阈值电压的偏差的晶体管8和9、以及读取栅10和11。
一个位线被分级化，即含有一个补偿主位线和辅位线。一对主位线电连接于单个主读出放大器30和多个辅读出放大器5。
如下文将要详述的，该动态型半导体存储器件还包括位于辅读出放大器5的辅位线/SBL和GBL与主位线SBL和/GBL之间的电容器12和13。电容器12和13用于反馈操作。
从一个被选中的存储单元读出到辅位线上的一个差分电压被转移到主位线上，并被主读出放大器30放大，以读出高位数据。同时，在主位线上的数据通过电容器12和13被反馈回到辅位线。之后，数据被从辅位线读出到主位线，以读出低位数据。
位于辅位线之间的转移栅3把辅位线分成第一段和第二段。不同的电压被写进辅位线的第一段和第二段，然后，转移栅3被激活，从而由电荷分布产生4个不同的电压。这样被产生的4个电压被写入一个存储单元。
下面对本发明的第一个实施例提供的动态型半导体存储器件进行说明。
首先要描述的是被一个字线WLU1和一个辅位线BLU1选中的存储单元1的读取操作。
参见图6，当一个用来控制一个辅位线的预充电的信号PDL在t0时刻以图6所示的方式从H电平变到L电平，在这个辅位线预充电电路中的所有晶体管都被关闭。这样，辅位线的预充电完成。辅位线BLU、/BLU1、BLU2、/BLU2、SBL、/SBL、BLL1、/BLL1、BLL2、/BLL2仍然具有电压Vcc/2。
在时刻t0，用来控制一个用于写入的转移栅的控制信号和一个用来控制被插入一个辅位线的转移栅的控制信号按图6所示的方式从H电平变到L电平。结果，把信号CTGL和TGL作为栅输入加以接收的晶体管被关闭，SBL、/SBL、BLL1、/BLL1补充分别与BLL1、/BLL1、BLL2、/BLL2分离。
当用来取消辅读出放大器5的偏差的信号OCS和OCV在时刻t1以图6所示的方式发生变化的时候，分别将信号OCS和OCV作为栅输入接收的晶体管8和9被打开，且辅位线对SBL和/SBL通过读出放大晶体管6和7被二极管式地连接于信号OCV。假设信号OCV具有OVV的电平，且晶体管6和7分别具有阈值电压VTH6和VTH7，则，辅位线SBL和/SBL将分别具有电压(OVV+VTH6)和(OVV+VTH7)。
通过进行上述操作，读出放大晶体管6和7在它们被制作时产生的阈值电压的偏差得到补偿。因而有可能防止因阈值电压偏差、因将存储于存储单元中的数据读取到辅位线上而引起的余裕读取能力下降的问题。
但是，应当注意到，如果读出放大晶体管6和7的设计阈值电压是VTH0，那么，有必要把OVV的电平设定为等于(Vcc/2-TH-α)，其中α代表某个值的电压。
在下面的描述中，为了简化之故，将条件设定为VTH6等于VTH7(VTH6=VTH7)，即阈值电压没有偏差。
在完成了上述为补偿阈值电压的偏差而进行的步骤之后，字线WLU1的电压在时刻t2从L电平变到H电平。结果，转移栅3被打开，存储于存储电容器2中的数据被电荷转移到辅位线BLU2、BLU1和SBL。
第一个实施例所提供的半导体存储器件的存储单元用一个存储电容器存储两位数据。所以，存储节点4当存储单元在其中存储有数据时可以有4个不同的电压Vcc、2Vcc/3、Vcc/3和接地电压GND。这4个电压分别相对于两位二进制数“11”、“10”、“01”和“00”。
图7给出了当数据“11”对应于电压Vcc时产生的在主、辅位线中的电压的波形。图8给出了当数据“10”对应于电压2Vcc/3时产生的在主、辅位线中的电压的波形。
当字线WLU1在时刻t2升高以后，当存储单元1存储数据“11”，在补偿辅位线对BLU1和/BLU1之间产生一个电压差ΔV，如图7所示。而当存储单元1存储数据“10”，在补偿辅位线对BLU1和/BLU1之间产生一个电压差ΔV/3，如图8所示。
如图6所示，一个读取开关信号RS的电压在时刻t3从L电平变到H电平。于是，辅读出放大器5中的晶体管10和11被打开，已经被一个主位线预充电电路(图中未示出)预充电为Vcc/2的主位线电压，根据读出放大器6和7的栅电压，即与辅位线对相同电平的电压，被降低。结果，已经被读到辅位线上的电压差被转移到主位线GBL和/GBL。
在时刻t4，读取开关信号RS的电压被降到L电平，主位线GBL和/GBL的电压之间的电压差被主读出放大器30放大到Vcc或GND电平，如图7和图8所示。当存储单元1存储数据“11”或“10”，主位线GBL的电压被放大到Vcc电平，主位线/GBL的电压被放大到GND电平，如图7和图8所示。这代表一个读取高位数据的操作，尤其是，“H”数据在两种情况均被读出。另一方面，当存储单元1存储数据“01”或“00”,“L”数据被上述读取高位数据的操作所读出。
当主位线被放大时，即时刻t4到t5，信号CPE控制分别以串接方式电连接于电容器12和13的转移栅与主、辅位线之间的联系，由于CPE被保持在H电平，辅位线上的一个电压被主位线的一个电压因数据读取电路中电容器12和13而引起的波动所影响，因而也发生变化。
当存储单元在其中存储数据“11”或“10”，辅位线SBL、BLU1和BLU2的电压被升高了ΔV/3，而辅位线/SBL、/BLU1、/BLU2的电压被降低了ΔV/3。所以，辅位线SBL和/SBL的电压被反转，如图8所示。
在时刻t5，信号TGU和CPE的电压被降到L电平，结果，在存储单元中的位线和读出放大器被彼此分离开来。之后，辅位线的一个电压不受主位线的电压的波动所影响。
在时刻t6，一个写入开关信号WSU升高，结果，主位线的一个放大电压被写入各个辅位线BLU1、BLU2、/BLU1、和/BLU2 。
在时刻t7，写入开关信号WSU下降，于是，主位线被预充电至Vcc/2电压。
在时刻t8，读取开关信号RS又被激活，结果，辅位线SBL和/SBL之间的电压差被转移到主位线GBL和/GBL，并被放大。
如果存储单元在其中存储数据“11”,“H”数据被读出，如图7所示。另一方面，因为辅位线SBL和/SBL的电压与高位数据将被读出的情况相比是被反转的，如果存储单元在其中存储数据“10”,“L”数据被读出，如图7所示。上述操作是读取低位数据的操作。
图7给出了读取数据“11”的操作，图8给出了读取数据“10”的操作。
当存储单元在其中存储数据“01”和“00”时，它们被读出的方式与上述相同。
在时刻t10,WSL和TGL的电压升高，如图6所示。结果，存储在主位线中的数据被分别写入辅位线SBL、BLL1和/SBL、/BLL1。
在写入开关信号已经下降之后，如果存储单元在其中存储数据“10”，如图8所示，例如，辅位线BLU1和BLU2被保持在Vcc电平，辅位线SBL和BLL1被保持在GND电平。
假设辅位线BLU1具有与N个字线的寄生电容相同的寄生电容CB，那么，辅位线BLU2和BLL1都具有寄生电容CB。现在假设位线SBL的寄生电容因为与CB相比太小而可以被忽略，当信号TGU在时刻t11升高，辅位线BLU1、BLU1、SBL和BLL1都被连接起来。由于电容耦合的作用，辅位线BLU1和存储节点4的电压都可以由下面的等式(1)来表示。
(2CB×Vcc+CB×0[V])/3CB=2Vcc/3(1)然后，在时刻t12，字线WLU1下降，使得2Vcc/3或数据“10”被重写入存储单元。表2给出了在重写时每个辅位线的4种不同电压。表2
现在假设当字线WLU1在数据“11”或Vcc被保持在存储单元中时升高的时候，被读出到辅位线BLU1和BLU2的电压差用ΔV来表示，位线的一个寄生电容等于N个字线的寄生电容，即，辅位线BLU1和BLU2的寄生电容用CB表示，存储单元的存储电容用CS表示，每个电容器12和13的电容用CC来表示，辅读出放大器中的一个位线的电容因其相对于存储单元中的一个位线的电容太小而被忽略，那么，电压差ΔV可以用下述公式(2)来表示。
ΔV=CC/(CS+2CB+CC)×Vcc/2 (2)假设因主位线从时刻t4到时刻t5通过电容器12和13的电压波动而引起的一个辅位线的电压波动用ΔVa来表示，那么下述与ΔVa有关的公式(3)成立。
Vcc/2×CC=(CS+2CB+CC)×ΔVa(3)基于上述公式(1)和(2)，计算得的CC满足等式ΔVa=ΔV/3。从等式(1)和(2)可得如下等式。
CC=CS/3(4)从等式(4)可以看出，每个电容器12和13的电容CC被设置为等于存储电容CS的三分之一。例如，通过将三个存储电容串联可以获得等于存储电容CS的三分之一的电容。
下面描述本发明的第一个实施例所提供的动态型半导体存储器件的写入操作。
在写入操作中被传输给辅读出放大器的输入时序信号的波形与图6所示的波形相同，只是在写入开关信号WSU和WSH被保持激活的过程中，或在时刻t6到时刻t7和时刻t10到t11，一个信号从主读出放大器通过一个主位线根据写入操作写入的数据被写入一个辅位线，而被主读出放大器放大的一个信号从一个主位线根据读出操作中读出的数据被重写入一个辅位线。
在时刻t6到时刻t7的时段，写入开关信号WSU被保持在“H”电平，如图6所示。如果被写入数据是“11”或“10”，主位线GBL被保持在“H”电平，主位线/GBL被保持在“L”电平。另一方面，如果被写入数据是“01”或“00”，则主位线GBL被保持在“L”电平，主位线/GBL被保持在“H”电平。此外，“H”或“L”电平被写入辅位线BLL1。
之后，在时刻t11，用于控制被插入辅位线BLU1和SBL之间或辅位线/BLU1和/SBL之间的转移栅的信号TGU等同于读取操作中的情况。所以，表2中所给出的4个不同电压可以被写入存储单元。
下面结合图9至12对本发明的第二个实施例所提供的动态型半导体存储器件加以描述。
第二个实施例所提供的动态型半导体存储器件具有与第一个实施例所提供的动态型半导体存储器件相同的结构，只是存储单元的结构和输入时序信号的波形有所不同。
下面说明的是对存储于被字线WL1和辅位线BLU1选中的存储单元中的数据进行读取的操作。
类似于第一个实施例的情况，在时刻t0，信号PDL和TGL以图10所示的情况发生变化，导致一个辅位线的预充电被完成，且位线BLL1和/BLL1被从辅读出放大器5中分离出来。
然后，在时刻t1，执行一个用来补偿发生于读出放大晶体管中的阈值电压偏差的操作。在时刻t2，字线WL1升高，使得存储于存储电容2中的数据被读出到辅位线BLU1、BLU2和SBL。
在时刻t3，一个读取开关信号RS升高，结果，辅位线中的一个差分电压被转移到一个主位线。在时刻t4，被转移到主位线的差分电压被一个主读出放大器30放大。
如图11和图12所示，主位线的电压的波动通过包含于辅读出放大器5中的电容器12和13被转移到辅位线，导致辅位线的一个电压发生ΔV/3大小的变化，类似于第一个实施例的情况。
然后，在时刻t5，信号TGU和CPE以图10所示的方式发生变化。在时刻t6，写入开关信号WSU升高，使得主位线的一个放大了的电平被写入辅位线BLU1、/BLU1、BLU2和/BLU2中。到目前为止所述的步骤与第一个实施例中的步骤相同。
在时刻t7，写入开关信号WSU下降，同时，信号CTGU也下降，结果，辅位线BLU1和BLU2被分别与/BLU1和/BLU2分离。
然后，主位线被预充电到Vcc/2。在时刻t8，读取开关信号RS再升高，使得低位数据被转移到主位线。高位和低位数据被从辅位线转移到主位线，并按照与第一个实施例相同的原理被读出。
在时刻t9，已被转移到主位线的低位数据被读出放大器30放大。在时刻t10，写入开关信号WSU再升高，导致主位线中的一个电压电平被被写入辅位线BLU1和/BLU1。同时，由于信号CTGU被保持在GND电平，因而，被写入的数据被保持在断开状态，辅位线BLU2和/BLU2被保持在一个用来重写入高位数据的电平。
其后，写入开关信号WSU下降。在时刻t11，信号CTGU升高，结果，辅位线BLU1和BLU2被分别连接于/BLU1和/BLU2。此时，辅位线BLU2具有一个等于2N个字线的寄生电容的寄生电容，即等于2CB的位线电容，而辅位线BLU1具有一个等于N个字线的寄生电容的寄生电容，即等于CB的电容。
所以，当信号CTGU升高之后，表2所给出的4个电压Vcc、2Vcc/3、Vcc/3和GND根据存储于存储单元的存储电容中的4个不同的电压被写入辅位线和存储节点4，与第一个实施例的情况相同。之后，在时刻t12，字线WL1下降，因而读取和重写入操作完成。
在写入操作中，在写入开关信号WSU被激活的过程中或在时刻t6到时刻t7和时刻t10到时刻t11，被写入数据中的高位和低位数据被依次从主读出放大器通过主位线写入辅位线。
图13给出了一个含有本发明的第二个实施例所提供的半导体存储器件的存储器阵列的示意图。所示的存储器阵列包括以阵列方式布置的多个存储单元，辅读出放大器的第一和和第二行41和42分别位于存储单元阵列的上方和下方。存储单元40在每个竖行被交替地连接于辅位线的第一行和第二行41和42。
字线43被分组成为三个块，每个块含有N个字线。读出放大器的高位行41的CTGU和读出放大器的低位行42的CTGU以图13所示的方式被定位于块中间。这保证了所有的数据能够被正常地读出和写入所有的存储单元40。
根据上述第一个实施例，为了在重写入步骤中产生4个不同的电压，有必要既具有辅读出放大器的辅位线中的一个(如BLU1或BLU2)的一个位线电容，又具有另一个(如BLL1)的一个位线电容，所以有必要提供一个用作为重写入而设的寄生电容的虚拟辅位线。而在第二个实施例中，只采用辅读出放大器的辅位线中的一个，而不必要使用虚拟位线。
下面结合附图14至图16对本发明的第三个实施例所提供的半导体存储器件加以说明。
第三个实施例所提供的半导体存储器件具有与第二个实施例所提供的半导体存储器件相同的结构，只是一个辅位线与一个主位线互相连接的方式有所不同。
如图14所示，把信号SG2作为来自转移栅控制信号SG0的栅输入加以接收的多个转移栅50按图14所示的方式被连接于一个辅位线和一个辅读出放大器51之间，即是说，4个辅位线对共用于一个单个辅读出放大器51。图14所示的结构保证了辅读出放大器之间的布图间距可以比第二个实施例中的同类间距小4倍。
下面结合图15和图16对第三个实施例所提供的半导体器件的操作加以说明。
当用来既控制字线WL又控制转移栅的一个信号SG0升高到H电平，如图16所示，存储于一个被字线WL选中的存储单元中的数据被读出到图15所示的BL0、BL1、BL2和BL3。由于在信号SG0到SG3中，只有SG0处于H电平，一个已经被读到辅位线BL0的差分电压被转移到一个设置于辅读出放大器51中的位线上。
然后，已经被读到辅位线BL0的数据按先高位数据(U0)再低位数据的顺序(L0)、以与第二个实施例相同的方式被转移到一个主读出放大器52。这样，数据被重新写入辅位线BL0。之后，控制信号SG0下降到L电平，从而将辅位线BL0从辅读出放大器51中分离出来。
接着，用来控制一个转移栅的信号SG1升高到H电平，从而把一个已经被读到辅位线BL1的差分电压转移到一个设置于辅读出放大器51中的位线上。
再接着，已经被读到辅位线BL1的数据按先高位数据(U1)再低位数据的顺序(L1)、以与上述相同的方式被转移到主读出放大器52。这样，数据被重新写入辅位线BL1。之后，控制信号SG1下降到L电平。
然后，转移栅控制信号SG2升高，以读取和重写辅位线BL2的高位数据(U2)和低位数据(L2)，控制信号SG3也随之升高，以读取和重写辅位线BL3的高位数据(U3)和低位数据(L3)。
最终，字线WL下降到L电平。这样，一个循环的读取操作被完成。
至此，总计8位数据U0、L0、U1、L1、U2、L2、U3、和L3在一个单个读取循环中被连续地从4个存储单元中读取出来。
图17给出了含有本发明的第四个实施例提供的动态型半导体存储器件的电路图，图18和19所示是图17中的电路中的输入时序信号的波形。
近年来，随着制作动态型半导体存储器件的集成度越来越高，存储容量越来越大，开发备用技术成为不可缺少的一项工作，即采用一个备用阵列用于提高器件制作的成品率。当在某个读出放大器中发现缺陷，就用一个事先已经准备好的起替换作用的备用存储单元和备用读出放大器把它替换，从而去除缺陷，提高成品率。
在上述第一、第二、第三个实施例中，多值辅读出放大器包括用来在其中执行反馈操作的电容器。所以，如果电容器的电容发生偏差，低位数据可能会被不准确地读出，从而导致一个有缺陷的读出放大器。另一方面，高位数据的读出与电容器的电容无关。就是说，即使电容器的电容出现偏偏差，高位数据仍可以被准确地读出。
参见图17，辅读出放大器60和61存在缺陷，所以，如上面所述的内容，它可以准确地读取和写入高位数据，但无法读取和写入低位数据。一个备用辅读出放大器62具有与正规辅读出放大器相同的结构。
下面结合图17来说明有缺陷的辅读出放大器被替换的情况。如图17所示，在读取或写入时产生缺陷的有缺陷的辅读出放大器60的辅位线BL01、BL11、BL21和BL31的低位数据(共4位)被备用辅读出放大器62的辅位线RBL0和RBL1的共计4位的高位和低位数据所替换。类似地，在读取或写入时产生缺陷的有缺陷的辅读出放大器61的辅位线BL02、BL12、BL22和BL32的低位数据(共4位)被备用辅读出放大器62的辅位线RBL2和RBL3的共计4位的高位和低位数据所替换。
上述替换过程可以是通过切断为替换而准备的另一个电路(图中未示出)的保险丝来进行的。
下面结合图17、18和19来描述在执行了上述替换的情况下一个读取操作的完成情况。
参见图17，当数据被从有缺陷的辅读出放大器60中读出，用来控制备用辅读出放大器62中的一个转移栅的信号RSG0、RSG1、RSG2和RSG3被以图18所示的顺序激活，而且分别与信号RSG0、RSG1、RSG2和RSG3一同被读出到辅位线RBL0、RBL1、RBL2和RBL3的数据被顺次执行读取和重写操作。
备用辅读出放大器62中辅位线RBL0和RBL1的共计4位的低位和高位数据对应于有缺陷的读出放大器60的低位数据(共4位)。所以，辅位线RBL0和RBL1的低位和高位数据被保存在一个4位寄存器63中，然后在图18所示的时间被转移到数据总线DOUT。于是，8位数据按期望的顺序被读出。
当数据被从有缺陷的辅读出放大器61中读出，备用辅读出放大器62中的控制信号RSG0、RSG1、RSG2和RSG3被以图19所示的顺序激活，而且分别与控制信号RSG0、RSG1、RSG2和RSG3一同被读出到辅位线RBL2、RBL3、RBL0和RBL1的数据被顺次执行读取和重写操作。
备用辅读出放大器62中辅位线RBL2和RBL3的共计4位的低位和高位数据对应于有缺陷的读出放大器61的低位数据(共4位)。所以，辅位线RBL2和RBL3的低位和高位数据被保存在一个4位寄存器63中，然后在图19所示的时间被转移到数据总线DOUT。于是，8位数据按期望的顺序被读出。
下面结合图20和21对本发明的第五个实施例所提供的动态型半导体存储器件进行说明。
在上述第一到第四个实施例中，多值辅读出放大器包括用来在其中执行反馈操作的电容器。在制作过程中，电容器的电容可能会发生偏差，第五个实施例可以补偿这种偏差。
如图20所示，N种电容器CC0至CCN-1被串接到主位线对和辅位线对之间的转移栅，其中N是大于等于2的正整数。电容器CC0至CCN-1被设计成具有围绕着根据上述等式(4)算得的存储电容分布的不同大小的存储电容。
CC=CS/3如图21所示，当一个存储单元开始工作，一个控制信号CPEi被从N个电容器控制信号CPE0至CPEN-1中激活出来，从而有可能选择一个具有最佳反馈值的电容。
至此，已经结合最佳实施例对本发明进行了说明，本发明具有以下优点。
本发明可以在一个单个的存储单元中保存两位数据，它不象传统的存储单元那样采用一个包括两个晶体管和一个电容器的结构，而是采用包括一个晶体管和一个电容器的结构，这种结构与通常的动态型半导体存储器件的结构是相同的。因此，本发明有助于显著地减小芯片面积。
由于本发明采用分级化位线，它有可能在同时读取或写入许多数据，这适合于高速文件存取。
此外，通过利用一个备用读出放大器来仅仅替换有缺陷的辅读出放大器的有缺陷的低位数据，它有可能使备用区的面积最小化，并提高成品率。
根据最佳实施例，如果因存储器件制作过程中产生的一个偏差而导致电容器的电容发生波动，一个辅读出放大器中的具有不同电容值的多个电容器可以抑制操作余裕度的减小。
权利要求
1.一种动态型半导体存储器件，它包括(a)一个第一分级补偿位线(SBL、/GBL)；(b)一个第二分级补偿位线(/SBL、GBL)；(c)一个电连接于所述第一位线(SBL、/GBL)的第一读出放大器(30、52)；和(d)至少一个电连接于所述第一位线(SBL、/GBL)和所述第二位线(SBL、/GBL)的第二读出放大器(5、41、42、51)，其特征在于，它又含有(e)位于用于每个第二读出放大器(5、41、42、51)的所述第一位线(SBL、/GBL)和所述第二位线(/SBL、GBL)之间的一个电容器(12、13)；和(f)在所述第一位线和所述第二位线(SBL、/GBL；/SBL、GBL)之间与所述电容器(12、13)串接的一个转移栅。
2.如权利要求1所述的半导体器件，其特征在于，所述电容器(12、13)的一端电连接于所述第二位线(/SBL、GBL)，另一端电连接于所述转移栅的一个信号端，所述转移栅的另一个信号端电连接于所述第一位线(SBL、/GBL)。
3.如权利要求2所述的半导体器件，其特征在于，所述第二和第一读出放大器(5、41、42、51；30、52)中的每一个都被连续激活两次，在所述第一位线(SBL、/GBL)上被第一次放大的一个第一电压通过所述电容器(12、13)和所述转移栅被转移到所述第二位线(/SBL、GBL)；从一个被选中的存储单元中被读出到所述第二位线(/SBL、GBL)上的一个差分电压被放大到一个与所述第一电压不同的差分电压，以第二次激活所述第一读出放大器(30、52)。
4.如权利要求1或2所述的半导体器件，其特征在于，它还进一步包括一个位于所述第二位线(/SBL、GBL)之间的用来把所述第二位线(/SBL、GBL)分成第一段和第二段的一个第二转移栅，其中，不同的电压被写入所述第二位线(/SBL、GBL)的第一段和第二段，且所述第二转移栅被激活以产生均被写入一个存储单元的4个不同的电压。
5.一种动态型半导体存储器件，它包括具有一个包括补偿主位线对(SBL、/GBL)和辅位线对(/SBL、GBL)的一个分级主位线，其特征在于，它还包括(a)一个位于电连接于一个辅读出放大器(5、41、42、51)的所述主位线(SBL、/GBL)对和所述辅位线(/SBL、GBL)对之间的电容器(12、13)；以及(b)一个以串接方式电连接于所述主位线对(SBL、/GBL)和所述辅位线(/SBL、GBL)对之间的电容器(12、13)的转移栅，其中，一个被从一个被选中的存储单元读取到所述辅位线(/SBL、GBL)对的差分电压被转移到所述主位线对(SBL、/GBL)，并且被一个电连接于所述主位线对(SBL、/GBL)的主读出放大器(30、52)放大，并且，所述主位线对(SBL、/GBL)上的数据通过所述电容器(12、13)被反馈到所述主位线对(SBL、/GBL)，并被从所述辅位线对(/SBL、GBL)再读出到所述主位线对(SBL、/GBL)，从而读出两位数据。
6.如权利要求5所述的半导体器件，其特征在于，它还进一步包括一个把所述辅位线对(/SBL、GBL)分成第一段和第二段的第二转移栅，其中，某个特定组合的电压被写入所述辅位线(/SBL、GBL)对的所述第一段和第二段，然后，所述第二转移栅被激活以把4个不同的电压写入所述存储单元。
7.如权利要求6所述的半导体器件，其特征在于，它还进一步包括位于多个所述辅位线对与所述辅读出放大器之间的第三转移栅，其中，每个所述辅位线对和所述辅读出放大器都以分时的方式通过所述第三转移栅彼此联系，以连续地读出数据。
8.如权利要求7所述的半导体器件，其特征在于，其中，如果被所述辅读出放大器(60、61)读出的两位数据中的一位数据是有缺陷的，所述一位数据被一个为补偿缺陷而准备好的辅读出放大器(62)所替换。
9.如权利要求8所述的半导体器件，其特征在于，所述一位数据的替换是通过把一个为替换而准备的电路的保险丝切断来进行的。
10.如权利要求8所述的半导体器件，其特征在于，所述为补偿缺陷而准备好的辅读出放大器(62)是一个备用辅读出放大器。
11.如权利要求5至10中的任一个所述的半导体器件，其特征在于，N对电容器(12、13)和转移栅并列地连接于所述主位线对(SBL、/GBL)和所述辅位线对(/SBL、GBL)之间，在N对的每一对中，所述电容器(12、13)以串接方式电连接于所述转移栅，其中N是等于或大于2的正整数。
12.一种从一个包括具有一个主位线(SBL、/GBL)与一个辅位线(/SBL、GBL)的一个第一读出放大器(5、41、42、51)和位于所述主位线(SBL、/GBL)与所述辅位线(/SBL、GBL)之间的一个电容器(12、13)的动态型半导体存储器件中读出数据的方法，其特征在于，它包含以下步骤(a)把从一个被选中的存储单元中被读出到所述辅位线(/SBL、GBL)上的一个差分电压转移到所述主位线(SBL、/GBL)；(b)放大所述差分电压，以读出高位数据；(c)把在主位线(SBL、/GBL)上传输的数据通过电容器(12、13)反馈回到辅位线(/SBL、GBL)上；以及(d)从辅位线(/SBL、GBL)上读取数据到主位线上，从而读出低位数据。
13.如权利要求12所述的方法，其特征在于，它还进一步包括以下步骤(e)利用一个转移栅把所述辅位线(/SBL、GBL)分成第一段和第二段；(f)把不同的电压写入所述辅位线(/SBL、GBL)的所述第一段和第二段；以及(g)激活所述转移栅，以通过电荷分布产生4个不同的电压，所述不同电压中的每一个都被写入一个存储单元。
全文摘要
一种动态型半导体存储器件,它包括一个第一分级补偿位线、一个第二分级补偿位线、一个第一读出放大器、至少一个第二读出放大器及一个电容器和一个转移栅。该器件采用包括一个晶体管和一个电容器的存储单元,而不象传统的存储单元那样采用两个晶体管和一个电容器,它可以在一个单个的存储单元中保存两位数据,有助于显著地减小芯片面积。
文档编号H01L27/108GK1215211SQ98120108
公开日1999年4月28日 申请日期1998年9月29日 优先权日1997年9月29日
发明者大月哲也, 成竹功夫 申请人:日本电气株式会社