专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件，特别涉及用硅和金属的金属间化合物的硅化物层作为直接接触半导体区如源和漏等的接触层的半导体器件，还涉及制造该半导体器件的方法。
在大家都知道的典型半导体器件如存储器和微处理器等LSI(大规模集成电路)中，随着集成密度的提高，器件的尺寸日益精细。另外，构成器件的半导体区形成得更浅。而且，在半导体区中形成接触时，要形成于层间介质膜上的接触孔的尺寸也受到了限制。
例如，在最新的包括MOS(金属氧化物半导体)的LSI中，在包括源区和漏区的半导体区中形成接触时，要形成于层间介质膜中的接触孔的尺寸设计成小于0.4微米(直径)的微小值。由于接触孔形成得如此小，限制了可以形成与接触孔很好地粘附的上层布线层用的材料种类。已知钨(W)是一种可用于此目的的优异布线材料。
这里，在半导体区上形成接触时，如果钨布线材料直接附着于半导体区上，则由于半导体区与钨发生反应造成了接触特性劣化。为防止该问题，在其间设置了高熔点金属层用作阻挡层。关于高熔点金属层，一般采用具有优良阻挡性能的两层膜Ti/TiN。Ti(钛)形成于半导体区侧，TiN(镍钛)形成在钨侧。钨具有容易附着于TiN的特性。
另外，在浅半导体区中形成接触的情况下，接触电阻变高。我们知道，在半导体区的表面上形成如Co-Si合金(CoSi2)硅化化合物等硅化物层对于限制接触电阻的增大是有效的。
下面将解释接触电阻增大时发生的问题。图1是展示构成LSI的MOS晶体管的电极部分的示意剖面图。图1中，101是Si衬底，102是源区，104是沟道区，105是栅氧化膜，106是侧壁氧化膜，107是栅极，108是层间介质膜，109是接触孔，110是由Ti/TiN两层膜构成的阻挡层，111是钨布线层，112是Al系金属构成的上布线层。
这里，MOS晶体管导通时寄生于电流路径上的电阻分为以下分量Rc接触孔中的电阻(这种情况下，钨的电阻率反比于接触孔直径的平方)Rx阻挡层和硅化物层的接触电阻(反比于接触孔直径的平方)Rs硅化物层的电阻Rms硅化物层和源/漏区的接触电阻Rch沟道电阻MOS晶体管导通时的总电阻Rt由公式1表示Rt=2Rc+2Rx+2Rs+2Rms+Rch…………(1)接触电阻Rco由公式2表示Rco=Rc+Rx…………(2)图1中，由于随着LSI集成密度的增大MOS晶体管尺寸减小，所以特别是Rx与接触孔的直径平方成反比地突然增大，因而接触电阻Rco根据公式2增大。因此，总电阻Rt根据公式1增大，导通电流减小。所以，发生了整个LSI的工作速度降低的问题。这是因为提供给下一级元件(晶体管)的电荷量因导通电流的减小而减少的缘故。
例如，在日本专利申请未决公开No.7-78788(1995)和由H.Kawaguchi等人发表在1997年出版的技术报告的VLSI技术文摘专题论文集(Symposium on VLSI Technology Digest of Technical Papers)9B-4(1997)第125页-126页中的“具有CoSi2自对准硅化物和浅沟槽隔离的增强的0.15μm CMOS技术”中公开了一些在其半导体区上形成Co-Si合金层构成的硅化物层用于限制接触电阻的增加的半导体器件。
图2展示了日本专利申请未决公开平7-78788中所记载的半导体器件实例。在形成于半导体衬底200中用作源/漏区的下导电区202和形成于栅极220上的绝缘层204A、204B上以覆盖下导电区202的上布线层206之间，通过连接孔(层间导电层)208提供电连接。连接孔208由形成于下导电区202的表面上的单晶CoSi2(Co-Si)合金层210、淀积(掩埋)在形成于绝缘层204A,204B上的接触孔212中作为布线材料的钨层214、及形成于层210和214间的单晶TiN层216构成。这里，单晶TiN层216用作阻挡层，用于控制下导电区202和钨层214间的反应。在上布线层206下，形成有从下部算起的Ti、TiON两层膜阻挡层218。
然而，在日本专利申请未决公开平7-78788所述的常规技术中，有一个问题，用作接触层的Co-Si合金层硅化物层不足以起到抑制接触电阻(Rx)增大的作用。这是因为Co-Si合金层或要通过Co-Si合金层与Ti反应形成作为形成于Co-Si合金层上的阻挡层的主要成分的Co-Si-Ti合金层中的Si含量很少的缘故。
因此，本发明的目的是提供一种半导体器件，能够极大地限制用作接触层的硅化物层的接触电阻增大，从而限制导通电流降低，并提高工作速度。
本发明另一个目的是提供一种制造这种半导体器件的方法。
根据本发明，一种半导体器件包括衬底；形成于衬底上的半导体区；及形成为直接与所说半导体区接触的接触层的硅化物层；其中硅化物层制成富硅，其含有使接触电阻极大减小的硅量。
根据本发明的另一方面，制造半导体器件的方法包括以下步骤在衬底上选择地形成给定导电类型的半导体区；在所说半导体区的整个表面上形成Co-Si合金层；在Co-Si合金层的整个表面或部分中掺入Si；在部分Co-Si合金层中形成含Ti层；及对衬底进行热处理，使掺入的Si与Co-Si合金层和含Ti层反应，形成含有使接触电阻极大减小的硅量的富硅硅化物层。
下面结合各附图更具体地说明本发明，其中图1是展示说明接触电阻增大时发生的问题的常规半导体器件的示意剖面图；图2是展示另一常规半导体器件的剖面图；图3是展示本发明第一优选实施例的半导体器件的剖面图；图4是展示第一实施例的半导体器件的接触电阻减小效果的特性图；图5是展示第一实施例的半导体器件的接触电阻减小效果的特性图；图6-16是展示本发明第二优选实施例制造半导体器件的方法的剖面图；图17是展示本发明第三优选实施例制造半导体器件的方法的剖面图；图18和19是展示本发明第四优选实施例制造半导体器件的方法的剖面图；图20是展示本发明第五优选实施例制造半导体器件的方法的剖面图；图21是展示本发明第六优选实施例制造半导体器件的方法的剖面图。
下面将参照
本发明的各优选实施例。以下说明具体采用各实施例进行。(实施例1)图3是展示本发明第一优选实施例的半导体器件的剖面图。
如图3所示，该实施例中的半导体器件涉及一种带有互补MOS IC部分的半导体器件。该器件由p沟道型MOS晶体管2和n沟道型MOS晶体管3及覆盖晶体管2、3的表面的层间介质膜20构成，这些晶体管是通过器件隔离氧化膜19形成于p型单晶硅半导体衬底1上的。
在p沟道型MOS晶体管2中，p+源区5和p+漏区6形成在半导体衬底1中形成的n型阱4中，厚100-300nm的多晶硅栅极9通过2-5nm厚的栅氧化膜8形成于区5和6之间的沟道区7的表面上。栅极9上形成有Co-Si合金层的硅化物层10。栅极9的侧壁上覆盖有50-200nm厚的侧壁氧化膜11。p-型LDD(轻掺杂漏)区21邻接p+源区5和p+漏区6形成。
在p+源区5和p+漏区6的整个表面上，形成Co-Si合金层的硅化物层10，并在硅化物层10选择地形成Co-Si-Ti合金层的富硅硅化物层12。富硅硅化物层12制成富含硅，其含硅量足以降低接触电阻。
在层间介质膜20中形成硅化物层12的区域形成接触孔13。在接触孔13的侧壁和底部，形成Ti(约50nm厚)/TiN(约50nm厚)两层阻挡层14，在此Ti层位于硅化物层12侧上，用于与硅化物层12连接。另外，在接触孔13中形成钨布线层15，用于与阻挡层14连接。
在布线层15上，形成TiN(厚约50nm)阻挡层16，用于与阻挡层14连接，在阻挡层16上形成AlCu等形成的上布线层17。在上布线层17上，形成厚200-500nm的TiN抗反射敷层18。在该制造工艺阶段抗反射敷层18是必需的，该敷层最终将保留下来。
另一方面，在n沟道型MOS晶体管3中，n+源区25和n+漏区26形成在半导体衬底1上形成的p+阱24中，厚100-300nm的多晶硅栅极29通过2-5nm厚的栅氧化膜28形成于区25和26之间的沟道区27的表面上。栅极29上形成有Co-Si合金层的硅化物层30。栅极29的侧壁上覆盖有50-200nm厚的侧壁氧化膜。形成邻接于n+源区25和n+漏区26的n-型LDD(轻掺杂漏)区22。
在n+源区25和和n+漏区26的整个表面上，形成Co-Si合金层的硅化物层30，并在硅化物层30上选择地形成Co-Si-Ti合金层的富硅硅化物层32。富硅硅化物层制成富含硅，其含硅量足以降低接触电阻。
在层间介质膜20中硅化物层32所形成的区域形成接触孔33。在接触孔33的侧壁和底部，形成Ti(约50nm厚)/TiN(约50nm厚)两层阻挡层34，在此Ti层位于硅化物层32侧上，用于与硅化物层32连接。另外，在接触孔33中形成钨布线层35，用于与阻挡层34连接。
在布线层35上，形成TiN(厚约50nm)阻挡层36，用于与阻挡层34连接，在阻挡层36上形成AlCu等形成的上布线层37。在上布线层37上，形成厚200-500nm的TiN抗反射敷层38。在该制造工艺阶段抗反射敷层38是必需的，该敷层最终将保留下来。
在p沟道型MOS晶体管2的富硅硅化物层12和n沟道型MOS晶体管3的富硅硅化物层32形成于直径约为0.2微米的接触孔中时，富硅硅化物层12和32中含有约5×1015cm-2剂量的硅。
图4是展示由于形成于n沟道型MOS晶体管3的n+源区25和n+漏区26中的富硅硅化物层32所致的接触电阻减小效果的特性图。垂直轴表示区25和26的接触电阻，水平轴表示接触孔尺寸(直径，微米)。图4中，曲线a表示在形成富硅硅化物层32时所得的特征，曲线b表示没形成富硅硅化物层32时的特征。同时，曲线a表示在加速能量为5KeV，剂量为5×1015cm-2的条件下进行硅离子注入(I/I)，以便达到富含硅的情况。
图5是根据图4的特性图所得的特性图，其中接触孔尺寸具体为直径约0.2微米，垂直轴表示接触电阻，水平轴表示离子注入条件(加速能量和剂量)。从图4和5可知，通过在直径约为0.2微米的接触孔中以约5×1015cm-2的剂量离子注入硅，接触电阻可以减小到15-17Ω。
另外，从图4可知，甚至在接触孔尺寸形成得微细，具有小于约0.27微米的直径时，也可以通过利用该实施例方法形成富硅硅化物层，显著地减小接触电阻。
尽管图4和5中的特性图示出了例如在n沟道型MOS晶体管3的n+源区25和n+漏区26中形成富硅32的情况，但在p沟道型MOS晶体管2的p+源区5和p+漏区6中形成富硅硅化物层12时，同样也可以减小接触电阻。
如上所述，该实施例中，Co-Si-Ti合金层富硅硅化物层12、32形成在p沟道型MOS晶体管2的p+源区5和p+漏区6中，和n型MOS晶体管3的n+源区25和n+漏区26中。所以，可以使各硅化物层12、32中富含硅。因此，各硅化物层12、32足以起到抑制接触电阻增大的作用。
因此，可以限制用作接触层的硅化层的接触电阻的增大，所以可以防止导通电流降低。结果，以提高半导体器件的工作速度。(实施例2)图6-16是按工艺顺序展示本发明第二优选实施例的制造半导体器件的方法的剖面图。下面相对于第一实施例的半导体器件按工艺顺序说明第二实施例的方法。
首先，如图6所示，利用p型单晶硅半导体衬底1，对其进行众所周知的局部氧化技术，形成用于形成MOS晶体管的隔离区的器件隔离氧化膜19。然后，如图7所示，用光刻胶40掩蔽半导体衬底1上将形成n沟道MOS晶体管的区，同时如箭头所示向将形成p沟道型MOS晶体管的区中离子注入如磷(P)和砷(As)等n型杂质，从而形成n型阱4。然后，如图8所示，用光刻胶40掩蔽半导体衬底1将形成p沟道型MOS晶体管的区，同时按箭头所示向将形成n沟道型MOS晶体管的区离子注入杂硼(B)等p型杂质，从而形成p型阱24。
然后，如图9所示，对半导体衬底1进行热氧化，在由器件隔离氧化膜19包围的区中形成2-5nm厚的栅氧化膜8、28。然后，利用CVD法(化学汽相淀积)在栅氧化膜8、28上形成厚100-300nm厚的多晶硅膜，然后，利用光刻技术去掉不必要的部分，形成栅极9和29。
然后，如图10所示，利用杂质源如BF2，在加速能量为3-7KeV且注入剂量为5×1013cm-2到1×1014cm-2的条件下，按箭头所示向将在半导体衬底1上形成p沟道型MOS晶体管的区中离子注入硼，从而在n型阱4中形成p-型LDD区21。
然后，在加速能量为10-20KeV且注入剂量为1×1014cm-2到1×1015cm-2的条件下，按箭头所示向将在半导体衬底1上形成n沟道型MOS晶体管的区中离子注入砷，从而在p型阱24中形成n-型LDD区22。这些p-型LDD区21和n-型LDD区22可以利用前述的光刻胶掩模40依次分两步骤形成。
然后，如图11所示，利用CVD法，在半导体衬底1上形成厚50-200nm的氧化膜，然后，深腐蚀去掉不必要的部分，在栅极9、29的侧壁上形成侧壁氧化膜11、31。
然后，如图12所示，利用杂质源如BF2，在加速能量为10-40KeV且注入剂量为1×1015cm-2到6×1015cm-2的条件下，按箭头所示向将形成p沟道型MOS晶体管的区中离子注入硼。在加速能量为20-70KeV且注入剂量为1×1015cm-2到6×1015cm-2的条件下，按箭头所示向将形成n沟道型MOS晶体管的区中离子注入砷。之后，在N2气氛中900-1100℃下退火半导体衬底5-30秒，促进上述离子注入的硼和砷的扩散，由此形成p+源区和漏区5和6，及n+源区和漏区25和26。
然后，如图13所示，在p+源区和漏区5和6的整个表面上，在n+源区和漏区25和26的整个表面上，及栅极9和29上，形成Co-Si层硅化物层10和30。具体说，首先，用氢氟酸预处理半导体衬底1，然后，在整个表面上溅射形成厚5-20nm的Co。然后，在N2气氛中600-700℃下退火10-60秒，Co与Si反应，从而形成Co-Si合金层硅化物层10和30。然后，用H2SO4(硫酸)和H2O2(过氧化氢)的混合溶液处理半导体衬底1以去掉多余的Co，之后，在N2气氛中750-900℃下退火5-20秒，从而形成Co-Si合金层的硅化物层10和30。
然后，如图14所示，在加速能量为1-20KeV且注入剂量为5×1014cm-2到7×1015cm-2的条件下，按箭头所示向半导体衬底1的整个表面离子注入Si。
然后，在p+源区和漏区5和6的整个表面上的Co-Si合金层的硅化层10的部分上，在n+源区和漏区25和26的整个表面上的Co-Si合金层的硅化物层10的部分上，形成Co-Si-Ti合金层的富硅硅化物层12和32。具体说，首先，利用CVD法在半导体衬底1的整个表面上形成层间介质膜20，然后，光刻去掉部分该膜，露出部分硅化物层10和30，开出接触孔13和33。然后，在包括接触孔13和33的层间介质膜20上依次溅射形成约500埃厚的Ti和约500埃厚的TiN，从而形成Ti/TiN两层阻挡层14和34，其中Ti位于下侧。然后，在N2气氛中650-850℃下退火10-60秒，如前所述离子注入的Si与Co-Si合金层的硅化物层10和30中及Ti/TiN两层阻挡层14和34中的Ti反应，从而形成Co-Si-Ti合金层的硅化物层12和32。
然后，如图16所示，在接触孔13和33中形成钨布线层15和35，使之与阻挡层14和34连接。具体说，首先，利用六氟化钨(WF6)作杂质源，在400-500℃的衬底上，在包括接触孔13和33的阻挡层14和34上用CVD法形成钨。然后，通过CMP(化学机械抛光)去掉层间介质膜20上的阻挡层14和34及钨，平面化表面。从而在接触孔13和33中形成仅含钨的布线层15和35。
然后，如图16所示，在层间介质膜20的整个表面上依次溅射形成厚约50nm的TiN层16a、厚400-600nm的AlCu层17a、和厚20-50nm的TiN层18a。然后，利用反应离子腐蚀光刻构图，得到图3所示的半导体器件。同时，用TiN层18a作抗反射敷层，防止由于光刻曝光期间AlCu层17a上光的反射造成的构图精确性的下降。
如上所述，在该实施例中，在形成p沟道型MOS晶体管2的p+源区和漏区5和6时，及在形成n沟道型MOS晶体管3的n+源区和漏区25和26时，在区5和6及25和26的整个表面上形成Co-Si合金层的硅化物层10和30，然后，先离子注入到硅化硅化物层10和30的整个表面中，然后，形成Ti/TiN阻挡层14和34，然后退火，从而在使硅与Co-Si合金层和Ti反应时形成富硅硅化物层12和32。所以，可以利用这种简单方法形成第一实施例的半导体器件。即，只在常规进行的工艺中加入图14中的离子注入硅的工艺，而无需要其它工艺，便可实现该方法。因此，简化了制造工艺。(实施例3)图17是展示本发明第三优选实施例制造半导体器件的方法的剖面图。
第三实施例与第二实施例制造半导体器件的方法的最大不同之处在于，用硅的外延选择生长代替了图14所示硅的整个表面的离子注入。
即，如图17所示，利用Si2H6作杂质源，在流量为1-20sccm(每分钟标准立方厘米)，压力小于1×10-2乇，600-750℃和1-60分钟的条件下，进行外延生长。因而，在Co-Si合金层的硅化物层10和30的整个表面上选择性生长硅层41。然后，进行与图15和16类似的工艺，得到图3所示的半导体器件。同时，除该点不同外，该实施例与上述第二实施例类似。因此，图17中类似的部件用与第二实施例中类似的参考数字表示，这里省略了对它们的说明。
所以，按该实施例，也可以得到与第二实施例相同的效果。(实施例4)图18和19是展示本发明第四优选实施例的制造半导体器件的方法的剖面图。
第四实施例和第二实施例制造半导体器件的方法的最大不同在于，进行硅的局部离子注入，代替图14所示的整个表面离子注入。
即，如图18所示，在半导体衬底1的整个表面上形成层间介质膜20，然后光刻去掉该膜的一部分，暴露出部分硅化物层10和30，开出接触孔13和33。
然后，如图19所示，在加速能量为1-20KeV和剂量为1×1014-7×1015cm-2的条件下，如箭头所示向半导体衬底1中离子注入硅。从而，通过接触孔13和33将硅离子注入到部分硅化物层10和30中。然后，进行与图15和16所示相同的工艺，得到图3所示半导体器件。
这样，按该实施例，可以得到与上述第二实施例相同的效果。
除此之外，按该实施例，富硅硅化物层12和32选择性形成于接触孔13和33的底部，并由于在接触孔13和33时的腐蚀制成非晶。因此，可以促进硅化物层12和32的形成。(实施例5)图20是展示本发明第五优选实施例的制造半导体器件的方法的剖面图。
第五实施例与第三实施例制造半导体器件的方法的最大不同在于，在形成接触孔后进行图17所示的硅外延选择性生长。
即，如图18所示，利用CVD法在半导体衬底1的整个表面上形成层间介质膜20，然后，形成接触孔13和33。然后，如图20所示，利用Si2H6作杂质源，在流量为1-20sccm，压力小于1×10-2乇，600-750℃和1-60分钟的条件下，进行外延生长。因而，在Co-Si合金层的硅化物层10和30的部分上选择性生长硅层41，然后，进行与图15和16类似的工艺，得到图3所示的半导体器件。
这样，按该实施例，也可以得到与上述第三和第四实施例相同的效果。(实施例6)图21是展示本发明第六优选实施例的制造半导体器件的方法的剖面图。
第六实施例与第四实施例制造半导体器件的方法的最大不同在于，在进行硅的局部离子注入前，进行Ti的局部离子注入。
即，如图18所示，在半导体衬底1的整个表面上形成层间介质膜20，并开出接触孔13和33。然后，如图21所示，在加速能量为1-30KeV和剂量为1×1014至1×1015cm-2的条件下，如箭头所示向半导体衬底1中离子注入钛。从而，通过接触孔13和33将钛注入到部分硅化物层10和30中。由于硅化物层10和30的Co-Si合金层的表面因钛的离子注入形成非晶状，所以可以促进随后的富硅硅化层(Co-Si-Ti合金层)12和32的形成。
然后，在加速能量为1-20KeV和剂量为5×1014至7×1015cm-2的条件下，如箭头所示离子注入硅。从而，象钛一样，通过接触孔13和33在部分硅化物层10和30中注入硅。然后，进行与图15和16所示相同的工艺，得到图3所示半导体器件。
这样，按该实施例，可以得到与上述第四实施例相同的效果。
尽管如上所述结合附图详细说明了本发明的优选实施例，但本发明具体并不限于这些实施例，本发明包括任何在本发明范围内设计的变化。例如，由Co-Si-Ti合金层组成的富硅硅化物层的成分可以用除硅外的其它成分如钨等代替。另外，用作布线材料的钨可以用例如Al系金属等其它材料代替。另外，衬底不限于半导体衬底。
而且，尽管上述实施例中，本发明应用于MOS型半导体器件，但本发明不限于此，只要是利用硅化物层作接触层，本发明可用于另一种半导体器件，如双极型半导体器件。
另外，在第六实施例中，可以在离子注入硅后进行钛的离子注入。另外，不同杂质的离子注入和热处理的条件根据需要而不同。
另外，上述实施例中，在约5×1016cm-2的剂量下，向直径约为0.2微米的接触孔中离子注入硅，形成富硅硅化物层。然而，在接触孔的直径为0.1-0.2微米时，在2×1015cm-2至8×1015cm-2的剂量下离子注入硅，可以得到与上述类似的效果。
尽管为了完整和清楚地公开的目的，利用具体实施例说明了本发明，但所附权利要求不限于这些，可以限定为所属领域的技术人员可以实现的所有改形和替换，这些皆落入这里所述的基本教导中。
权利要求
1．一种半导体器件，包括衬底；形成于所说衬底上的半导体区；及形成为直接与所说半导体区接触的接触层的硅化物层；其中所说硅化物层制成富硅，同时含有使接触电阻极大减小的硅量。
2．如权利要求1的半导体器件，还包括形成于所说富硅硅化物层上的阻挡层，用于防止所说半导体区与上布线层间的反应。
3．如权利要求1的半导体器件，其特征在于所说富硅硅化物层选择地形成于所说半导体区的表面上。
4．如权利要求1的半导体器件，其特征在于所说富硅硅化物层由Co-Si-Ti合金层构成。
5．如权利要求2的半导体器件，其特征在于所说阻挡层包括Ti层。
6．如权利要求2的半导体器件，其特征在于所说上布线层由钨层构成。
7．如权利要求5的半导体器件，其特征在于所说阻挡层由两层Ti/TiN膜构成。
8．如权利要求1的半导体器件，其特征在于所说富硅硅化物层是通过向直径为0.1-0.27微米的接触孔中离子注入硅形成的。
9．一种制造半导体器件的方法，包括以下步骤在衬底上选择地形成给定导电类型的半导体区；在所说半导体区的整个表面上形成Co-Si合金层；在所说Co-Si合金层的整个表面或部分中掺入Si；在部分的所说Co-Si合金层中形成含Ti层；及对所说衬底进行热处理，使掺入的Si与所说Co-Si合金层和所说含Ti层反应，形成含有使接触电阻极大减小的硅量的富硅硅化物层。
10．如权利要求9的制造半导体器件的方法，其中所说硅掺入步骤利用离子注入方法或外延生长法进行。
11．如权利要求10的制造半导体器件的方法，其中所说硅掺入步骤是在2×1015cm-2至8×1015cm-2的剂量下进行离子注入。
12．如权利要求9的制造半导体器件的方法，还包括以下步骤在所说硅掺入步骤前或后，向部分所说Co-Si合金层掺入钛。
13．如权利要求12的制造半导体器件的方法，其中所说钛掺入步骤利用离子注入法进行。
全文摘要
公开了一种半导体器件，其具有衬底；衬底上的半导体区；直接与所说半导体区接触的接触层的硅化物层其中硅化物层制成富硅，同时含有使接触电阻极大减小的硅量。还公开了一种制造半导体器件的方法，包括以下步骤在衬底上选择地形成给定导电类型的半导体区；在半导体区的整个表面上形成Co－Si合金层；在Co－Si合金层的整个表面或部分中掺入Si；在部分Co－Si合金层中形成含Ti层；及对衬底进行热处理，形成含有使接触电阻极大减小的硅量的富硅硅化物层。
文档编号H01L21/768GK1227967SQ9910052
公开日1999年9月8日 申请日期1999年2月4日 优先权日1998年2月4日
发明者小田典明 申请人:日本电气株式会社