铜互连结构的制作方法、半导体器件及电子装置的制造方法
【专利摘要】本发明公开了一种铜互连结构的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有具有沟槽的层间介电层；形成覆盖所述沟槽底部和侧壁的扩散阻挡层；在所述扩散阻挡层上通过分层沉积形成铜仔晶层；和在所述沟槽的剩余部分内填充金属铜，以形成所述铜互连结构，其中，所述铜仔晶层包括至少两层亚仔晶层，且每层亚仔晶层的掺杂浓度不同。本发明提出的铜互连结构的制作方法，通过分层沉积仔晶，优化仔晶掺杂工艺，既不影响电迁移性能的改善，又有效克服了掺杂造成的互连电阻增大的问题。
【专利说明】
铜互连结构的制作方法、半导体器件及电子装置
技术领域
[0001] 本发明设及半导体制造工艺，尤其设及一种铜互连结构的制作方法，W及半导体 器件和电子装置。
【背景技术】
[0002] 随着集成电路工艺技术的不断发展，电路的特征尺寸越来越小，密度越来越大，所 含元器件的数量不断增加。铜凭借其优异的导电性，已成为集成电路中互连集成技术的解 决方案之一。
[0003] 然而，由于半导体器件尺寸的不断减小，半导体器件中驱动电流的密度和开关频 率不断增大。在高电流密度和高频率变化的铜互连结构上，很容易发生电迁移巧Iectro Migration，EM)。电迁移是由于电子按电流的方向推移金属原子所引起的，且推移速度由电 流密度决定。对于服役条件下的铜互连结构，由于电子流的运动将驱使金属原子在导线中 发生飘移或移动，由此萌生的微小空穴将逐渐堆积形成空桐。当空桐的体积达到某一临界 值后，铜互连结构中会发生通道中断、物质流无法传递的现象，导致了铜互连结构的突然失 效并影响整个系统的运行。
[0004] 因此，电迁移是影响铜互连结构的可靠性的重要因素之一，电迁移可能导致铜互 连结构减薄，并使其电阻率增大，更严重的还可能使铜互连结构断裂。 阳〇化]为了抑制电迁移，目前常用的方法是在铜互连工艺中，在铜仔晶层沉积过程中渗 杂其他金属，例如侣渗杂或儘渗杂等，在退火过程中杂质会在介电层和铜的界面形成杂质 氧化物，运种杂质氧化物会阻止铜的电迁移，进而改善忍片的可靠性。虽然渗杂其他金属改 善了电迁移，却增加了互连电阻，渗杂的总量越多，互连电阻增加的越多。此外，渗杂了其他 金属的仔晶层越厚，互连电阻增加的也越多，但是为了使后续的电锻巧C巧能够顺利进行， 对仔晶层的厚度又有要求。
[0006] 因此，需要一种铜互连结构的制作方法，W解决现有技术中存在的问题。
【发明内容】
[0007] 在
【发明内容】
部分中引入了一系列简化形式的概念，运将在【具体实施方式】部分中进 一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的 关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008] 为了克服目前存在的问题，本发明一方面提出了一种铜互连结构的制作方法，该 方法包括：提供半导体衬底，所述半导体衬底上形成有具有沟槽的层间介电层；形成覆盖 所述沟槽底部和侧壁的扩散阻挡层；在所述扩散阻挡层上通过分层沉积形成铜仔晶层；和 在所述沟槽的剩余部分内填充金属铜，W形成所述铜互连结构，其中，所述铜仔晶层包括至 少两层亚仔晶层，且每层亚仔晶层的渗杂浓度不同。
[0009] 优选地，形成所述铜仔晶层的方法包括：根据工艺整合需求，确定所述铜仔晶层的 整体厚度；将所述仔晶层的沉积分成至少两步，W形成至少两个亚仔晶层。
[0010] 优选地，在形成每个所述亚仔晶层时使用不同杂质浓度的祀材，W形成不同渗杂 浓度的亚仔晶层。
[0011] 优选地，在形成每个所述亚仔晶层时通过控制瓣射工艺参数来形成不同渗杂浓度 的亚仔晶层。
[0012] 优选地，在形成每个所述亚仔晶层时通过控制瓣射功率来形成不同渗杂浓度的亚 仔晶层。
[0013] 优选地，所述亚仔晶层的渗杂浓度沿远离所述扩散阻挡层的方向降低。
[0014] 优选地，所述亚仔晶层渗杂有金属侣和/或儘。
[0015] 优选地，所述铜仔晶层的整体厚度为100 A~1000A。
[0016] 优选地，离所述扩散阻挡层最远的亚仔晶层为纯铜。
[0017] 本发明提出的铜互连结构的制作方法，通过分层沉积使铜仔晶层包括至少两层亚 仔晶层，每层亚仔晶层渗杂有不同浓度的杂质金属，比如金属儘和/或侣，运些杂质可在介 电层/铜界面处形成杂质氧化物，有效抑制电迁移，且由于分层渗杂，与现有技术相比可降 低渗杂总量，从而减小渗杂金属对互连电阻的影响。
[0018] 进一步地，所述亚仔晶层的渗杂浓度沿远离所述扩散阻挡层的方向降低，运样一 方面，由于下层的亚仔晶层具有较高的渗杂浓度可W优先远离铜线的介电层/铜界面处形 成杂质氧化物，有效抑制电迁移；另一方面，由于渗杂浓度逐层降低，越靠近中屯、铜线区域 渗杂浓度越低，不仅与现有技术相比可降低渗杂总量，而且由于中屯、区域渗杂浓度低可有 效降低互连电阻，解决因渗杂金属造成的互连电阻增大问题。
[0019] 进一步，本发明提出的铜互连结构的制作方法可根据工艺整合需求确定铜仔晶层 的整体厚度，因此可在不影响铜仔晶层的整体厚度的同时保证了工艺整合的需求。
[0020] 目P，本发明提出的铜互连结构的制作方法，通过分层沉积仔晶，优化仔晶渗杂工 艺，既不影响电迁移性能的改善，又有效克服了渗杂造成的互连电阻增大的问题。
[0021] 为了克服目前存在的问题，本发明另一方面提出了一种半导体器件，该半导体器 件包括：半导体衬底，所述半导体衬底上形成有具有沟槽的层间介电层；覆盖所述沟槽底 部和侧壁的扩散阻挡层；形成在所述扩散阻挡层上的铜仔晶层；和在所述沟槽的剩余部分 内填充金属铜形成的铜互连结构，其中，所述铜仔晶层包括至少两层亚仔晶层，且每层亚仔 晶层的渗杂浓度不问。
[0022] 优选地，所述铜仔晶层通过分层沉积形成。
[0023] 优选地，在形成每层所述亚仔晶层时不用浓度杂质浓度的祀材，W形成不同渗杂 浓度的亚仔晶层。
[0024] 优选地，在形成每层所述亚仔晶层时使用不同的工艺参数，W形成不同渗杂浓度 的亚仔晶层。
[0025] 优选地，在形成每层所述亚仔晶层时使用不同的瓣射功率，W形成不同渗杂浓度 的亚仔晶层。
[00%] 优选地，所述亚仔晶层的渗杂浓度沿远离所述扩散阻挡层的方向降低。
[0027] 优选地，所述亚仔晶层渗杂有金属侣和/或儘。 阳02引优选地，所述铜仔晶层的整体厚度为100 A~I備oA。
[0029] 优选地，离所述扩散阻挡层最远的亚仔晶层为纯铜。
[0030] 本发明提出的半导体器件，其铜仔晶层包括至少两层亚仔晶层，该亚自行车渗杂 有诸如儘和/或侣的金属，可W在介电层/铜层界面处形成杂质氧化物，有效抑制电迁移， 并且由于每层亚仔晶层的渗杂浓度不同，运样通过控制每层亚仔晶层的渗杂浓度，可降低 铜仔晶层的渗杂总量，进而降低互连电阻。目P，本发明提出的半导体器件一方面由于有效抑 审IJ电迁移，具有较高的稳定性，另一面由于降低铜仔晶层的渗杂总量，有效降低互连电阻。
[0031] 为了克服目前存在的问题，本发明再一方面提出了一种电子装置，该电子装置包 括本发明提出的上述半导体器件。
[0032] 本发明提出的电子装置，由于具有本发明提出的上述半导体器件，因而既可有效 抑制电迁移，提高稳定性，又可有效降低互连电阻。
【附图说明】
[0033] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。在附图中，
[0034] 图1为根据本发明一个实施方式铜互连结构的制作方法的流程图；
[0035] 图2a~图2g为根据本发明一个实施方式铜互连结构的制作方法中各步骤所获得 的器件的剖视图；
[0036] 图3为根据本发明另一个实施方式铜互连结构的制作方法的流程图
[0037] 图4a~图4g为根据本发明另一个实施方式铜互连结构的制作方法中各步骤所获 得的器件的剖视图；
[0038] 图5为根据本发明一个实施方式的半导体器件的剖视图；
[0039] 图6为根据本发明一个实施方式的电子装置的结构示意图。
【具体实施方式】
[0040] 在下文的描述中，给出了大量具体的细节W便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可W无需一个或多个运些细节而得W 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0041] 应当理解的是，本发明能够W不同形式实施，而不应当解释为局限于运里提出的 实施例。相反地，提供运些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。在附图中，为了清楚，层和区的尺寸W及相对尺寸可能被夸大。自始至终 相同附图标记表示相同的元件。
[00创应当明白，当元件或层被称为"在…上V'与…相邻V嘴接到"或"禪合到"其它元 件或层时，其可W直接地在其它元件或层上、与之相邻、连接或禪合到其它元件或层，或者 可W存在居间的元件或层。相反，当元件被称为"直接在…上"、"与…直接相邻"、"直接连接 到"或"直接禪合到"其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术 语第一、第二、第=等描述各种元件、部件、区、层和/或部分，运些元件、部件、区、层和/或 部分不应当被运些术语限制。运些术语仅仅用来区分一个元件、部件、区、层或部分与另一 个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、 区、层或部分可表示为第二元件、部件、区、层或部分。 阳0创空间关系术语例如"在…下"、"在…下面"、"下面的"、"在…之下"、"在…之上"、"上 面的"等，在运里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元 件或特征的关系。应当明白，除了图中所示的取向W外，空间关系术语意图还包括使用和操 作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为"在其它元件下面"或 "在其之下"或"在其下"元件或特征将取向为在其它元件或特征"上"。因此，示例性术语 "在…下面"和"在…下"可包括上和下两个取向。器件可W另外地取向（旋转90度或其它 取向）并且在此使用的空间描述语相应地被解释。
[0044] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使 用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚指出 另外的方式。还应明白术语"组成"和/或"包括"，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操 作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任 何及所有组合。
[0045] 本发明提出一种铜互连结构的制作方法，该方法包括下述步骤：提供半导体衬底， 所述半导体衬底上形成有具有沟槽的层间介电层；形成覆盖所述沟槽底部和侧壁扩散阻挡 层；在所述扩散阻挡层上通过分层沉积形成铜仔晶层；和在所述沟槽的剩余部分内填充金 属铜，W形成所述铜互连结构，其中，所述铜仔晶层包括至少两层亚仔晶层，且每层亚仔晶 层的渗杂浓度不同。
[0046] 为了形成所述至少两层亚仔晶层，本发明提出的铜互连结构的制作方法还包括： 根据工艺整合需求，比如根据前道扩散阻挡层和后道电锻的工艺需求，确定所述铜仔晶层 的整体厚度，该铜仔晶层的整体厚度W不影响前后各步骤工艺为前提；将所述仔晶层的沉 积分成至少两步，每步形成一层亚仔晶层，紧邻所述扩散阻挡层的称为第一亚仔晶层，之上 的称为第二亚仔晶层，W此类推，最终形成至少两个亚仔晶层。
[0047] 优选地，第一亚仔晶层的渗杂浓度大于第二亚仔晶层的渗杂浓度，第二亚仔晶层 的渗杂浓度大于第=亚仔晶层的渗杂浓度。目P，最下层的亚仔晶层渗杂浓度最高，依次递 减，最上层的渗杂浓度最低，极限为不渗杂的纯铜。
[0048] 可选地，渗杂金属可为金属侣、金属儘或二者都有。
[0049] 本发明提出的铜互连结构的制作方法，通过分层沉积使铜仔晶层包括至少两层 亚仔晶层，且所述亚仔晶层的渗杂浓度沿远离所述扩散阻挡层的方向降低，运样由于下层 的亚仔晶层具有较高的渗杂浓度可W在介电层/铜界面处形成杂质氧化物，有效抑制电迁 移，并且由于渗杂浓度逐层降低，与现有技术相比可降低渗杂总量，进而降低互连电阻，解 决因渗杂金属造成的互连电阻增大问题。此外，由于根据工艺整合需求确定了铜仔晶层的 整体厚度，因此可在不影响铜仔晶层的整体厚度的同时保证了工艺整合的需求。目P，本发明 提出的铜互连结构的制作方法，通过分层沉积仔晶，优化仔晶渗杂工艺，既不影响电迁移性 能的改善，又有效克服了渗杂造成的互连电阻增大的问题。
[0050] 为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，W便阐释本发 明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了运些详细描述外，本发明 还可W具有其他实施方式。 阳0川实施例一
[0052] 图I为根据本发明一个实施方式铜互连结构的制作方法的流程图；图2a~图2g 为根据本发明一个实施方式铜互连结构的制作方法中各步骤所获得的器件的剖视图，下面 结合图1和图2详细描述本发明一实施方式提出的铜互连结构的制作方法进行详细描述。
[0053] 根据本发明的一个实施方式，首先，执行步骤S101，提供半导体衬底，在该半导体 衬底上形成具有沟槽的层间介电层。
[0054] 如图2a所示，提供半导体衬底200,该半导体衬底200的上表面形成介电层202， 在介电层202中形成有用于填充铜金属互连结构的沟槽210。
[0055] 其中，半导体衬底200可W是W下所提到的材料中的至少一种：娃、绝缘体上 娃（SOI)、绝缘体上层叠娃（SSOI)、绝缘体上层叠错化娃（S-SiGeOI)、绝缘体上错化娃 (SiGeOI) W及绝缘体上错（GeOI)等。此外，半导体衬底上可W形成有其它器件，例如PMOS 和NMOS晶体管。在半导体衬底中可W形成有隔离结构，所述隔离结构为浅沟槽隔离（STI) 结构或者局部氧化娃化OCO巧隔离结构。半导体衬底中还可W形成有CMOS器件，CMOS器件 例如是晶体管（例如，NMOS和/或PMO巧等。同样，半导体衬底中还可W形成有导电构件， 导电构件可W是晶体管的栅极、源极或漏极，也可W是与晶体管电连接的金属互连结构，等 等。
[0056] 半导体衬底200上形成有具有沟槽210的层间介电层202。为了改善铜互连结 构之间可能发生的相互作用或串扰，并降低铜互连结构的电阻电容（RC)延迟，层间介电层 202可W是由低k材料或超低k材料形成的。层间介电层202的形成方法可采用化学气相 沉积或旋涂法等。层间介电层202中形成的沟槽210主要用于经后续工艺在其内填充铜材 料而形成铜互连结构。本领域的技术人员可W采用本领域内常用的方法在层间介电层202 内形成上述沟槽210,举例来说，可W采用光刻工艺在层间介电层内形成沟槽210。
[0057] 此外，在半导体衬底200与介电层202之间还可W形成有用于形成沟槽210的刻 蚀停止层201。蚀刻停止层201可W由例如含娃材料、含氮材料、含碳材料或相似物的介电 材料所形成。
[0058] 接着，执行步骤102,形成覆盖述沟槽的底部和侧壁的扩散阻挡层。
[0059] 如图化所示，在沟槽210的底部和侧壁上形成扩散阻挡层203。形成扩散阻挡层 210的方法可W为沉积法或瓣射法，其中沉积法包括化学气相沉积法、物理气相沉积法和原 子层沉积法等等，瓣射法包括磁控瓣射法等等。扩散阻挡层203的材料为Ti、TiN、化、TaN 和WN中的至少一种，W防止铜金属向层间介电层扩散。作为示例，扩散阻挡层203采用化 学气相沉积法使用TaN和化材料形成，扩散阻挡层203的厚度为10~400A。
[0060] 可W理解的是，采用上述方法在沟槽210的底部和侧壁上形成扩散阻挡层203时， 不可避免地会在层间介电层202的上表面也形成扩散阻挡层203,运并不与本发明的想法 相背离。
[0061] 接着，执行步骤S103,根据工艺整合的需求，确定铜仔晶层的整体厚度，比如 IOOA~1000 A之间的一厚度，并将铜仔晶层划分为两个亚仔晶层，并在后续工艺中按确定 的参数分两步制作所述两个亚仔晶层。 阳062]作为示例，本实施方式中，铜仔晶层的整体厚度为撕qA。
[0063] 接着，执行步骤S104,在所述扩散阻挡层上形成第一亚仔晶层。在形成第一亚仔晶 层时进行金属渗杂，比如渗杂金属侣和/或儘，该层的渗杂浓度（渗杂金属原子占该层原子 总数的百分比）称为第一渗杂浓度。渗杂的金属儘和/或侣的渗杂可W在介电层/铜的界 面处形成杂质氧化物，从而有效抑制电迁移，改善忍片的可靠性。
[0064] 如图2c所示，在扩散阻挡层203上形成第一亚仔晶层204。形成第一亚仔晶层204 的方法可W为沉积法，比如化学气相沉积法、物理气相沉积法和原子层沉积法等等。 阳0化]作为示例，第一亚仔晶层204采用物理气相沉积，使用杂质金属儘和/或侣（金属 儘和/或侣的浓度）为5%的祀材形成。第一亚仔晶层204的厚度为400A，第一渗杂浓度 为5%，即，金属儘、金属侣或二者之和的原子总数占第一亚仔晶层204中的原子总数的比 例为5%。
[0066] 同样，可W理解的是，采用上述方法在扩散阻挡层203上形成第一亚仔晶层204 时，不可避免地会在沟槽210外部层间介电层202的上表面和/或扩散阻挡层203的上表 面也形成第一亚仔晶层204,运并不与本发明的想法相背离。
[0067] 接着，执行步骤S105,在所述第一亚仔晶层上形成第二亚仔晶层。在形成第二亚仔 晶层进行金属渗杂，进行金属渗杂，比如渗杂金属侣和/或儘，该层的渗杂浓度称为第二渗 杂浓度，且第二渗杂浓度小于第一渗杂浓度。渗杂的金属儘和/或侣的渗杂可W在介电层 /铜的界面处形成杂质氧化物，从而有效抑制电迁移，改善忍片的可靠性。
[0068] 如图2d所示，在第一亚仔晶层204上形成第二亚仔晶层205。作为示例，第二亚仔 晶层205采用物理气相沉积形成，使用杂质金属儘和/或侣（金属儘和/或侣的浓度）为 2%的祀材形成。第二亚仔晶层205的厚度为400A,第二渗杂浓度为2%，即，金属儘、金属 侣或二者之和的原子总数占第二亚仔晶层205中的原子总数的比例为2%。
[0069] 同样，可W理解的是，采用上述方法在所述第一亚仔晶层204上形成第二亚仔晶 层205时，不可避免地会在层间介电层202的上表面、扩散阻挡层203的上表面和/或第一 亚仔晶层204的上表面也形成第二亚仔晶层205,运并不与本发明的想法相背离。
[0070] 最后，执行步骤106,采用电化学锻方法巧(P)在沟槽的剩余部分内填充金属铜， W形成铜互连结构。
[0071] 如图2e所示，采用电化学锻方法在沟槽210形成金属铜层206。对于本领域的技 术人员来说，采用电化学锻方法形成金属铜W为本领域所熟知，因此不再详述。
[0072] 同样，采用电化学锻方法填充沟槽的剩余部分时，也会在沟槽210外部形成金属 铜层，运并不与本发明的想法相背离。因此，当铜填充完毕后，采用平坦化工艺（化学机械 研磨工艺CM巧去除层间介电层W上的扩散阻挡层、第一、第二亚仔晶层和金属铜层，W在 沟槽内形成铜互连结构。
[0073] 如图2f所示，采用平坦化工艺（化学机械研磨工艺）去除层间介电层202 W上的 扩散阻挡层203、第一亚仔晶层204、第二亚仔晶层205和金属铜层206, W在沟槽210内形 成铜互连结构207。
[0074] 应当注意的是，上面所提供的步骤W及各步骤之间的次序仅为示范性的，本领域 的技术人员可W调整各步骤之前的次序，或者采用替代步骤来实现目的，也可W包括其他 步骤等。比如步骤S103可W在步骤SlOl或S102之前执行。又比如，本发明的方法还可W 包括在铜互连结构和介电层上形成盖帽层的步骤。如图2g所示，盖帽层208覆盖铜互连结 构207和介电层202。作为示例，盖帽层208的厚度可W约为10-60nm，其材料可W为氮化 娃、氮氧化娃、碳化娃、富娃氧化物、娃碳氨化合物或娃碳氮化合物等。至此，完成了形成铜 互连结构的全部步骤。 W75] 实施例二
[0076] 图3为根据本发明另一个实施方式铜互连结构的制作方法的流程图；图4a~图 4g为根据本发明另一个实施方式铜互连结构的制作方法中各步骤所获得的器件的剖视图。 下面将结合图3和图4a~g来详细说明本发明另一实施方式提出的铜互连结构的制作方 法。
[0077] 根据本发明另一实施方式，首先，执行步骤S301，提供半导体衬底，在该半导体衬 底上形成具有沟槽的层间介电层。
[0078] 如图4a所示，提供半导体衬底400,该半导体衬底400的上表面形成介电层402， 在介电层402中形成有用于填充铜金属互连结构的沟槽410。
[0079] 其中，半导体衬底400可W由上述提供的材料制成，并且半导体衬底400中可W包 含上面所提到的器件或结构等，具有沟槽410的层间介电层402可W采用上述方法制得，因 此不再详述。为了简化，此处仅W-空白来表示半导体衬底400。
[0080] 同样，在半导体衬底400与介电层402之间还可W形成有用于形成沟槽410的刻 蚀停止层401。蚀刻停止层401可W由例如含娃材料、含氮材料、含碳材料或相似物的介电 材料所形成。
[0081] 接着，执行步骤102,形成覆盖述沟槽的底部和侧壁的扩散阻挡层。
[0082] 如图4b所示，在沟槽410的底部和侧壁上形成扩散阻挡层403。作为示例，扩散阻 挡层403采用TaN和化材料形成，其形成方法采用化学气相沉积法。扩散阻挡层403的厚 度为10~4從茲。
[0083] 接着，执行步骤S303,根据工艺整合的需求，确定铜仔晶层的整体厚度，并将铜仔 晶层划分为=个亚仔晶层，并在后续工艺中按确定的参数分=步制作所述=个亚仔晶层。 阳084]作为示例，本实施方式中，铜仔晶层的整体厚度为900A。
[00化]接着，执行步骤S304,在所述扩散阻挡层上形成第一亚仔晶层。在形成第一亚仔晶 层时进行金属渗杂，比如渗杂金属侣和/或儘，该层的渗杂浓度（渗杂金属原子占该层原子 总数的百分比）称为第一渗杂浓度。
[0086] 如图4c所示，在扩散阻挡层403上形成第一亚仔晶层404。作为示例，作为示例， 第一亚仔晶层404采用物理气相沉积，使用杂质浓度为5%的祀材和40W瓣射功率形成。第 一亚仔晶层404的厚度为400A，第一渗杂浓度为4%。
[0087] 接着，执行步骤S305,在所述第一亚仔晶层上形成第二亚仔晶层。在形成第二亚仔 晶层进行金属渗杂，进行金属渗杂，比如渗杂金属侣和/或儘，该层的渗杂浓度称为第二渗 杂浓度，且第二渗杂浓度小于第一渗杂浓度。
[0088] 如图4d所示，在第一亚仔晶层404上形成第二亚仔晶层405。作为示例，第二亚仔 晶层405采用物理气相沉积形成，使用杂质浓度为5 %的祀材和30W瓣射功率形成。第二亚 仔晶层405的厚度为300A，第二渗杂浓度为3%。
[0089] 接着，执行步骤S306,在所述第二亚仔晶层上形成第=亚仔晶层。在形成第=亚仔 晶层进行金属渗杂，进行金属渗杂，比如渗杂金属侣和/或儘。该层的渗杂浓度称为第=渗 杂浓度，且第=渗杂浓度小于第二渗杂浓度
[0090] 如图4e所示，在第二亚仔晶层405上形成第S亚仔晶层406。作为示例，第S亚仔 晶层406采用物理气相沉积形成，使用纯铜材料形成。目P，第=亚仔晶层406未渗杂其他金 属，第=渗杂浓度为0。第=亚仔晶层406厚度为200A
[0091] 最后，执行步骤307,采用电化学锻方法巧(P)在沟槽的剩余部分内填充金属铜， W形成铜互连结构。
[0092] 如图4f所示，采用电化学锻方法在沟槽410形成金属铜层407。
[0093] 当金属铜层407填充完毕后，如图2f所示，采用平坦化工艺（化学机械研磨工艺） 去除层间介电层402 W上的扩散阻挡层403、第一亚仔晶层404、第二亚仔晶层405、第=亚 仔晶层406和金属铜层407, W在沟槽410内形成铜互连结构408。
[0094] 至此，完成了形成铜互连结构的全部步骤。 阳0巧]实施例S
[0096] 本发明还提供一种采用实施例一中所述的方法制作的半导体器件，图5为根据本 发明一个实施方式的半导体器件的剖视图，如图5所示，该半导体器件500包括：半导体衬 底501，其上形成有具有沟槽510的层间介电层503 ;形成在沟槽510底部和侧壁的扩散阻 挡层504 ;形成在扩散阻挡层504上的第一亚仔晶层505 ;形成在第一亚仔晶层505上的第 二亚仔晶层506 ;和在沟槽510的剩余部分内填充的金属铜507,其中，第一亚仔晶层505和 第二亚仔晶层506渗杂有其他金属，比如金属侣和/或儘。
[0097] 示例性地，扩散阻挡层504的主要成分为TaN和化，厚度为10~4腑A。第一亚仔晶 层505的渗杂浓度为5%，第二亚仔晶层506的渗杂浓度为2%，第一亚仔晶层505和介电 层503的界面处形成含侣和/或儘的氧化物。
[0098] 可选地，半导体器件500还包括蚀刻停止层在半导体衬底501与介电层503之间 用于形成沟槽510的刻蚀停止层502。蚀刻停止层502可W由例如含娃材料、含氮材料、含 碳材料或相似物的介电材料所形成。
[0099] 可选地，半导体器件500还包括盖帽层508,盖帽层508覆盖铜互连结构507和介 电层503。作为示例，盖帽层508的厚度可W约为10-60nm，其材料可W为氮化娃、氮氧化娃、 碳化娃、富娃氧化物、娃碳氨化合物或娃碳氮化合物等。 阳100] 实施例四 阳101] 本发明另外还提供一种电子装置，其包括前述的半导体器件。图6为根据本发明 一个实施方式的电子装置的结构示意图。由于包括的前述半导体器件可有效抑制电迁移， 具有更高的稳定性，该电子装置同样具有上述优点。 阳102] 该电子装置，可W是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、 DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可W是具有 上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。图6仅W便携式计算机 为例示出一种电子装置，其不对本发明构成限制。 阳103] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可W理解的是，本发明并不局限于上述实施例，根据本发明的教导还可W做出更多种的 变型和修改，运些变型和修改均落在本发明所要求保护的范围W内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【主权项】
1. 一种铜互连结构的制作方法，其特征在于，包括： 提供半导体衬底，所述半导体衬底上形成有具有沟槽的层间介电层； 形成覆盖所述沟槽底部和侧壁的扩散阻挡层； 在所述扩散阻挡层上通过分层沉积形成铜仔晶层；和 在所述沟槽的剩余部分内填充金属铜，W形成所述铜互连结构， 其中，所述铜仔晶层包括至少两层亚仔晶层，且每层亚仔晶层的渗杂浓度不同。2. 如权利要求1所述的方法，其特征在于，形成所述铜仔晶层的方法包括： 根据工艺整合需求，确定所述铜仔晶层的整体厚度； 将所述仔晶层的沉积分成至少两步，W形成至少两个亚仔晶层。3. 如权利要求2所述的方法，其特征在于，在形成每个所述亚仔晶层时使用不同杂质 浓度的祀材，W形成不同渗杂浓度的亚仔晶层。4. 如权利要求2所述的方法，其特征在于，在形成每个所述亚仔晶层时通过控制瓣射 工艺参数来形成不同渗杂浓度的亚仔晶层。5. 如权利要求4所述的方法，其特征在于，在形成每个所述亚仔晶层时通过控制瓣射 功率来形成不同渗杂浓度的亚仔晶层。6. 如权利要求1-5任意一项所述的方法，其特征在于，所述亚仔晶层的渗杂浓度沿远 离所述扩散阻挡层的方向降低。7. 如权利要求1-5任意一项所述的方法，其特征在于，所述亚仔晶层渗杂有金属侣和/ 或车孟。8. 如权利要求1-5任意一项所述的方法，其特征在于，所述铜仔晶层的整体厚度为 100 A ~1000A。9. 如权利要求8所述的方法，离所述扩散阻挡层最远的亚仔晶层为纯铜。10. -种半导体器件，其特征在于，包括： 半导体衬底，所述半导体衬底上形成有具有沟槽的层间介电层； 覆盖所述沟槽底部和侧壁的扩散阻挡层； 形成在所述扩散阻挡层上的铜仔晶层；和 在所述沟槽的剩余部分内填充金属铜形成的铜互连结构， 其中，所述铜仔晶层包括至少两层亚仔晶层，且每层亚仔晶层的渗杂浓度不同。11. 如权利要求10所述的半导体器件，其特征在于，所述铜仔晶层通过分层沉积形成。12. 如权利要求11所述的半导体器件，其特征在于，在形成每层所述亚仔晶层时不用 浓度杂质浓度的祀材，W形成不同渗杂浓度的亚仔晶层。13. 如权利要求11所述的半导体器件，其特征在于，在形成每层所述亚仔晶层时使用 不同的工艺参数，W形成不同渗杂浓度的亚仔晶层。14. 如权利要求12所述的半导体器件，其特征在于，在形成每层所述亚仔晶层时使用 不同的瓣射功率，W形成不同渗杂浓度的亚仔晶层。15. 如权利要求10-14任意一项所述的半导体器件，其特征在于，所述亚仔晶层的渗杂 浓度沿远离所述扩散阻挡层的方向降低。16. 如权利要求10-14任意一项所述的半导体器件，其特征在于，所述亚仔晶层渗杂有 金属侣和/或儘。17. 如权利要求10-14任意一项所述的方法，其特征在于，所述铜仔晶层的整体厚度为 100 A ~1000A。18. 如权利要求10-14任意一项所述的方法，离所述扩散阻挡层最远的亚仔晶层为纯 铜。19. 一种电子装置，其特征在于，包括如权利要求10-18之一所述的半导体器件。
【文档编号】H01L23/525GK105845620SQ201510024395
【公开日】2016年8月10日
【申请日】2015年1月16日
【发明人】王志高
【申请人】中芯国际集成电路制造(上海)有限公司