一种半导体器件及其制造方法和电子装置的制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：S101：提供包括嵌入式离子注入层的半导体衬底，形成暴露出嵌入式离子注入层的第一沟槽和第二沟槽；S102：形成覆盖第一沟槽的侧壁和底部的第一隔离层及覆盖第二沟槽的第二隔离层；S103：刻蚀去除第一隔离层覆盖第一沟槽的底部的部分并继续刻蚀以形成贯穿嵌入式离子注入层的第三沟槽；S104：在第三沟槽内形成介电层以形成包括嵌入式离子注入层、第一隔离层、介电层及第二隔离层的隔离框；S105：在隔离框内形成电子元件。该方法可以在保证隔离效果的同时降低半导体器件的尺寸。该半导体器件同样具有上述优点。该电子装置包括上述的半导体器件，同样具有上述优点。
【专利说明】
一种半导体器件及其制造方法和电子装置
技术领域
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子
目.0
【背景技术】
[0002]在半导体技术领域中，为获得良好的噪声抑制能力，通常将某些元器件(例如模拟器件)设置于位于半导体衬底内的隔离框之中。
[0003]其中，图1示出了现有技术中采用隔离框的半导体器件的一种剖视图。如图1所示，该半导体器件包括半导体衬底100、位于半导体衬底100内的由嵌入式离子注入层101和位于深沟槽内的掺杂多晶硅层102构成的隔离框以及位于该隔离框内的电子元件103。其中，在嵌入式离子注入层101与掺杂多晶硅层102相交的位置通常形成结(junct1n)结构，如图1所示。人们通常将该隔离框称作“结隔离袋”(junct1n isolat1n pocket)。在现有技术中，掺杂多晶硅层102与嵌入式离子注入层101的掺杂类型相同。在很多情况下，掺杂多晶硅层102上会被施加相反的电压以增大势皇。而为降低掺杂多晶硅层102的电阻，其掺杂的剂量通常比较高。
[0004]现有技术中通常先形成隔离框再形成位于该隔离框内的电子元件103，而在形成电子元件103的过程中，各种热工艺(指产生热量的工艺，英文名称为“thermal process”)均会对掺杂多晶硅层102造成不良影响，导致其中的掺杂物向包括水平方向在内的各个方向扩散。于是，为保证隔离框的隔离效果，不得不增大相邻的隔离框之间的距离A(如图1所示)，而这将最终导致半导体器件的尺寸增大。
[0005]由此可见，现有技术中的上述半导体器件存在着因隔离框易受后续的热工艺影响而导致相邻的隔离框之间的距离比较大，进而导致半导体器件的尺寸比较大的技术问题。因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。
【发明内容】
[0006]针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，可以在保证隔离框的隔离效果同时降低半导体器件的尺寸。
[0007]本发明的一个实施例提供一种半导体器件的制造方法，所述方法包括:
[0008]步骤SlOl:提供包括嵌入式离子注入层的半导体衬底，通过刻蚀形成位于所述半导体衬底内且底部暴露出所述嵌入式离子注入层的第一沟槽和第二沟槽；
[0009]步骤S102:形成覆盖所述第一沟槽的侧壁和底部的第一隔离层以及覆盖所述第二沟槽的第二隔离层；
[0010]步骤S103:刻蚀去除所述第一隔离层覆盖所述第一沟槽的底部的部分并继续刻蚀，以形成贯穿所述嵌入式离子注入层的第三沟槽；
[0011]步骤S104:在所述第三沟槽内形成介电层，以形成包括所述嵌入式离子注入层、所述第一隔离层、所述介电层以及所述第二隔离层的隔离框；
[0012]步骤S105:在所述隔离框内形成电子元件。
[0013]示例性地，在所述步骤S104与步骤S105之间还包括步骤S1045:
[0014]在所述半导体衬底内形成位于所述隔离框内的第一浅沟槽隔离和位于所述第二隔离层上方的第二浅沟槽隔离。
[0015]示例性地，在所述步骤S102中，所述第一隔离层和所述第二隔离层的材料包括掺杂多晶硅，其中所述掺杂多晶硅的掺杂类型与所述嵌入式离子注入层的掺杂类型相同。
[0016]示例性地，在所述步骤SlOl中所提供的所述半导体衬底采用如下方法制备:
[0017]步骤SlOll:提供第一半导体衬底，通过离子注入在所述第一半导体衬底的靠近第一表面的一侧形成离子注入层；
[0018]步骤S1012:在所述第一半导体衬底的所述第一表面上外延生长半导体材料层以形成所述半导体衬底。
[0019]示例性地，在所述步骤S105中，所述电子元件包括LDM0S。
[0020]本发明的另一个实施例提供一种半导体器件，所述半导体器件包括半导体衬底、位于所述半导体衬底内的隔离框以及位于所述隔离框内的电子元件，其中所述隔离框包括:
[0021 ] 位于所述半导体衬底内的嵌入式离子注入层，
[0022]位于所述半导体衬底内且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分与所述嵌入式离子注入层的介电层，
[0023]位于所述介电层两侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第一隔离层，
[0024]以及贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第二隔离层，其中所述第二隔离层和所述第一隔离层相对设置。
[0025]示例性地，还包括位于所述半导体衬底内且位于所述隔离框内的第一浅沟槽隔离以及位于所述半导体衬底内且位于所述第二隔离层上方的第二浅沟槽隔离。
[0026]示例性地，所述第一隔离层和所述第二隔离层的材料包括掺杂多晶硅，其中所述掺杂多晶硅的掺杂类型与所述嵌入式离子注入层的掺杂类型相同。
[0027]示例性地，所述电子元件包括LDMOS。
[0028]本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体衬底内的隔离框以及位于所述隔离框内的电子元件，其中所述隔离框包括:
[0029]位于所述半导体衬底内的嵌入式离子注入层，
[0030]位于所述半导体衬底内且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分与所述嵌入式离子注入层的介电层，
[0031]位于所述介电层两侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第一隔离层，
[0032]以及贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第二隔离层，其中所述第二隔离层和所述第一隔离层相对设置。
[0033]本发明的半导体器件的制造方法，由于制得的隔离框包括嵌入式离子注入层、第一隔离层、第二隔离层和介电层，因而可以在保证隔离框对位于其内部的电子元件的隔离效果的同时降低半导体器件的尺寸。本发明的半导体器件所包括的隔离框包括嵌入式离子注入层、第一隔离层、第二隔离层和介电层，因此可以在保证对电子元件的隔离效果的同时降低半导体器件的尺寸。本发明的电子装置包括上述的半导体器件，同样具有上述优点。
【附图说明】
[0034]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0035]附图中:
[0036]图1为现有的一种半导体器件的剖视图；
[0037]图2A、图2B、图2C、图2D、图2E、图2F和图2G为本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的剖视图；
[0038]图3为本发明实施例一的半导体器件的制造方法的一种流程图；
[0039]图4为本发明实施例二的半导体器件的一种剖视图。
【具体实施方式】
[0040]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0041]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0042]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至IJ”或“耦合至IJ”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0043]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0044]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0045]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0046]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0047]本发明的一个实施例提供一种半导体器件的制造方法，用于制造包括隔离框和位于该隔离框内的电子元件(例如LDM0S)的半导体器件。其中，该电子元件可以为模拟器件或其他类型的器件。该隔离框可以提高该电子元件的抗噪声能力、减小串扰(cross talk)和栓锁效应(latch up)。
[0048]下面，参照图2A至2F和图3来具体描述本发明的一个实施例的一种半导体器件的制造方法。其中，图2A至图2F为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图3为本发明的一个实施例的半导体器件的制造方法的一种流程图。
[0049]本发明实施例的半导体器件的制造方法，包括如下步骤:
[0050]步骤Al:提供包括嵌入式离子注入层201的半导体衬底200，如图2A所示。形成硬掩膜层300并利用其进行刻蚀以形成位于半导体衬底200内且底部暴露出所述嵌入式离子注入层201的第一沟槽2021和第二沟槽2022，如图2B所示。
[0051]其中，本实施例中第一沟槽2021和第二沟槽2022的数量均可以为多个。示例性地，如图2B所示，第一沟槽2021的宽度大于第二沟槽2022的宽度。其中，第一沟槽2021和第二沟槽2022均为深沟槽。
[0052]其中，嵌入式离子注入层201中所包括的离子可以为N型或P型。
[0053]示例性地，该包括嵌入式离子注入层201的半导体衬底200可以采用如下方法制备:
[0054]步骤AlOl:提供第一半导体衬底，通过离子注入在该第一半导体衬底的靠近第一表面的一侧形成离子注入层。
[0055]其中，该离子注入所采用的离子可以为N型离子或P型离子。
[0056]步骤A102:在该第一半导体衬底的第一表面上外延生长半导体材料层，以形成半导体衬底200。其中，该离子注入层即为嵌入式离子注入层201。
[0057]在本实施例中，硬掩膜层300的材料可以为氮化硅或其他合适的材料。
[0058]其中，所采用的刻蚀方法可以为干法刻蚀或其他合适的方法。
[0059]步骤A2:形成覆盖第一沟槽2021的侧壁和底部的第一隔离层2031以及覆盖第二沟槽2022的第二隔离层2032，如图2C所示。
[0060]示例性地，第一隔离层2031和第二隔离层2032在同一工艺中形成。在一个示例中，形成第一隔离层2031和第二隔离层2032的方法为沉积法。
[0061]其中，第一隔离层2031和第二隔离层2032的材料可以相同。示例性地，第一隔离层2031和第二隔离层2032的材料为掺杂多晶硅。进一步地，该掺杂多晶硅的掺杂类型与嵌入式离子注入层201的掺杂类型相同。
[0062]其中，第一隔离层2031和第二隔离层2032均与嵌入式离子注入层201相接触，从而可以用作嵌入式离子注入层201的接触区。也就是说，嵌入式离子注入层201可以由掺杂多晶硅层204在电学上接引出来从而连接至外部电位。其中，第一隔离层2031可以将嵌入式离子注入层201与半导体衬底200形成结隔离(junct1n隔离)；第二隔离层2032可以作为LDMOS的漏极(drain)，此时嵌入式离子注入层201也变成的漏极的一部分，可以使LDMOS的漏极电场在高压下分布更加优化，并且降低电流集中导致局部过热从而导致热击穿的可能。
[0063]其中，第一沟槽2021和第二沟槽2022的尺寸不同(第一沟槽2021的尺寸大于第二沟槽2022)，在进行多晶硅沉积时，第二沟槽2022被填满，而第一沟槽则不填满(仅填充底部和侧壁)。
[0064]步骤A3:刻蚀去除第一隔离层2031覆盖第一沟槽2021的底部的部分并继续刻蚀以形成贯穿嵌入式离子注入层201的第三沟槽204，然后去除硬掩膜层300，形成的结构如图2D所示。
[0065]其中，所采用的刻蚀方法可以为干法蚀刻或其他合适的刻蚀方法。形成的第三沟槽204位于第一沟槽2021的中心区域并贯穿嵌入式离子注入层201，如图2D所示。
[0066]步骤A4:在第三沟槽204内形成介电层205，以形成包括第一隔离层2031、介电层205、第二隔离层2032与所述嵌入式离子注入层201的隔离框2017，如图2E所示。
[0067]示例性地，形成介电层205的方法为沉积介电材料并进行CMP。
[0068]其中，介电层205的材料可以为氧化硅、氮化硅或其他合适的材料。
[0069]在本实施例中，隔离框2017为袋状(pocket)结构。其中，位于隔离框2017 —侧的竖直隔离部分为由位于两侧的第一隔离层2031和位于中间的介电层205构成的叠层结构(“三明治”结构)，位于隔离框2017另一侧的竖直隔离部分为第二隔离层2032，如图2E所示。
[0070]步骤A5:在半导体衬底200内形成位于隔离框2017内的第一浅沟槽隔离2061和位于第二隔离层2032上方的第二浅沟槽隔离2062，如图2F所示。
[0071]在一个示例中，第一浅沟槽隔离2061和第二浅沟槽隔离2062的材料相同。其中，第一浅沟槽隔离2061和第二浅沟槽隔离2062均可以采用现有的各种可行的材料，在此并不进行限定。
[0072]示例性地，步骤A5包括:
[0073]步骤A501:通过刻蚀在半导体衬底200内形成位于隔离框2017内的沟槽和位于第二隔离层2032上方的沟槽。
[0074]步骤A502:在沟槽内填充隔离材料层并进行CMP，以形成第一浅沟槽隔离2061和第二浅沟槽隔离2062。
[0075]其中，通过形成第一浅沟槽隔离2061和第二浅沟槽隔离2062可以定义器件的有源区(AA)。
[0076]步骤A6:在隔离框2017内形成电子元件207，如图2G所示。
[0077]其中，电子元件207可以为LDMOS 207或其他各种可行的器件，在此并不进行限定。并且，在隔离框2017内形成电子元件207，是指电子元件207的至少一部分位于隔离框2017内，而并不要求电子元件207的整体完全位于隔离框2017内。
[0078]示例性地，形成电子元件207的方法，可以为各种可行的逻辑器件的制造方法。
[0079]在本实施例中，隔离框2017环绕电子元件207的侧面和底面，因而可以提高该电子元件的抗噪声能力、减小串扰和栓锁效应。
[0080]在本实施例中，位于隔离框2017 —侧的竖直隔离部分为由位于中间的介电层205和位于其两侧的第一隔离层2031构成的叠层结构(“三明治”结构)，如图2E至图2G所示。其中，嵌入式离子注入层201用于将电子元件207与半导体衬底200位于嵌入式离子注入层201下方的部分进行隔离。介电层205、第一隔离层2031以及第二隔离层2032用于将电子元件207在侧向上隔离。第一隔离层2031和第二隔离层2032 (材料可以为掺杂多晶硅)用于作为嵌入式离子注入层201的接触区(pick up)，可以通过其向嵌入式离子注入层201施加电压从而形成结(junct1n)隔离。介电层205用于将位于其两侧的第一隔离层2031进行隔离。其中，介电层205可以避免器件与第一隔离层之间的击穿(break down)或穿通(punch through)现象。隔离框2017可以提高位于其内的电子元件207的抗噪声能力，减小串扰(cross talk)和栓锁效应(latch up)。
[0081]此外，由于第一隔离层2031可以将嵌入式离子注入层201与半导体衬底200形成结隔离，第二隔离层2032可以作为LDMOS的漏极，此时嵌入式离子注入层201也变成的漏极的一部分，因此可以使LDMOS的漏极电场在高压下分布更加优化，并且可以降低电流集中导致局部过热从而导致热击穿的可能。
[0082]因而，采用上述方法，可以制造具有高击穿电压和良好的性能的LDMOS器件。
[0083]在本发明实施例中，由于介电层205可以阻止第一隔离层2031 (例如掺杂多晶硅)中的掺杂离子在水平方向的扩散，因而无需如现有技术那样通过增大相邻的两个隔离框之间的距离来保证隔离效果，因此可以降低半导体器件的尺寸。
[0084]简言之，本发明实施例的半导体器件的制造方法，由于制得的隔离框包括嵌入式离子注入层201、第一隔离层2031、第二隔离层2032和介电层205，因而可以在保证隔离框对位于其内部的电子元件的隔离效果的同时，减小相邻的两个隔离框之间的距离，从而可以降低半导体器件的尺寸。
[0085]其中，图3示出了本发明实施例的半导体器件的制造方法的一种典型流程，主要包括:
[0086]在步骤SlOl中，提供包括嵌入式离子注入层的半导体衬底，通过刻蚀形成位于所述半导体衬底内且底部暴露出所述嵌入式离子注入层的第一沟槽和第二沟槽；
[0087]在步骤S102中，形成覆盖所述第一沟槽的侧壁和底部的第一隔离层以及覆盖所述第二沟槽的第二隔离层；
[0088]在步骤S103中，刻蚀去除所述第一隔离层覆盖所述第一沟槽的底部的部分并继续刻蚀，以形成贯穿所述嵌入式离子注入层的第三沟槽；
[0089]在步骤S104中，在所述第三沟槽内形成介电层，以形成包括所述嵌入式离子注入层、所述第一隔离层、所述介电层以及所述第二隔离层的隔离框；
[0090]在步骤S105中，在所述隔离框内形成电子元件。
[0091]本发明的另一个实施例提供一种半导体器件，其可以采用如上所述的方法制备。下面，参照图4来介绍本发明实施例的半导体器件的具体结构。
[0092]如图4所示，本发明实施例的半导体器件包括半导体衬底200、位于所述半导体衬底内的隔离框2017以及位于所述隔离框内的电子元件207。其中，所述隔离框2017包括:
[0093]位于所述半导体衬底内的嵌入式离子注入层201，
[0094]位于所述半导体衬底内且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分与所述嵌入式离子注入层的介电层205，
[0095]位于所述介电层两侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第一隔离层2031，
[0096]以及贯穿所述半导体衬底200位于所述嵌入式离子注入层201上方的部分的第二隔离层2032，其中所述第二隔离层和所述第一隔离层相对设置。
[0097]在一个实例中，所述半导体器件还包括位于所述半导体衬底内且位于所述隔离框内的第一浅沟槽隔离2061以及位于所述半导体衬底内且位于所述第二隔离层上方的第二浅沟槽隔离2062，如图4所示。
[0098]在本实施例中，第一隔离层2031和第二隔离层2032的材料包括掺杂多晶硅，其中所述掺杂多晶硅的掺杂类型与嵌入式离子注入层201的掺杂类型相同。其中，嵌入式离子注入层201可以通过第一隔离层2031和第二隔离层2032与外部电位相连接。
[0099]在本发明实施例的半导体器件中，所述电子元件可以为LDM0S。
[0100]关于本发明实施例的半导体器件的具体结构可以参照如上所述的半导体器件的制造方法，此处不再赘述。
[0101]本发明实施例的半导体器件，由于隔离框包括嵌入式离子注入层与第一隔离层、介电层以及第二隔离层，因此可以在保证隔离框对电子元件的隔离效果的同时降低半导体器件的尺寸。
[0102]本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为根据上述的半导体器件的制造方法所制得的半导体器件，或者为如上所述的半导体器件。
[0103]其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
[0104]示例性地，所述半导体器件包括半导体衬底、位于所述半导体衬底内的隔离框以及位于所述隔离框内的电子元件，其中所述隔离框包括:
[0105]位于所述半导体衬底内的嵌入式离子注入层，
[0106]位于所述半导体衬底内且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分与所述嵌入式离子注入层的介电层，
[0107]位于所述介电层两侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第一隔离层，
[0108]以及贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第二隔离层，其中所述第二隔离层和所述第一隔离层相对设置。
[0109]本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、V⑶、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
[0110]本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
[0111]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件的制造方法，其特征在于，所述方法包括: 步骤SlOl:提供包括嵌入式离子注入层(201)的半导体衬底(200)，通过刻蚀形成位于所述半导体衬底内且底部暴露出所述嵌入式离子注入层的第一沟槽(2021)和第二沟槽(2022)； 步骤S102:形成覆盖所述第一沟槽的侧壁和底部的第一隔离层(2031)以及覆盖所述第二沟槽的第二隔离层(2032)； 步骤S103:刻蚀去除所述第一隔离层覆盖所述第一沟槽的底部的部分并继续刻蚀，以形成贯穿所述嵌入式离子注入层的第三沟槽(204); 步骤S104:在所述第三沟槽内形成介电层(205)，以形成包括所述嵌入式离子注入层、所述第一隔离层、所述介电层以及所述第二隔离层的隔离框(2017); 步骤S105:在所述隔离框内形成电子元件(207)。2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104与步骤S105之间还包括步骤S1045: 在所述半导体衬底内形成位于所述隔离框内的第一浅沟槽隔离(2061)和位于所述第二隔离层上方的第二浅沟槽隔离(2062)。3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述第一隔离层和所述第二隔离层的材料包括掺杂多晶硅，其中所述掺杂多晶硅的掺杂类型与所述嵌入式离子注入层的掺杂类型相同。4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤SlOl中所提供的所述半导体衬底采用如下方法制备: 步骤SlOll:提供第一半导体衬底，通过离子注入在所述第一半导体衬底的靠近第一表面的一侧形成离子注入层； 步骤S1012:在所述第一半导体衬底的所述第一表面上外延生长半导体材料层以形成所述半导体衬底。5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述电子元件包括LDMOS。6.一种半导体器件，其特征在于，所述半导体器件包括半导体衬底(200)、位于所述半导体衬底内的隔离框(2017)以及位于所述隔离框内的电子元件(207)，其中所述隔离框包括: 位于所述半导体衬底内的嵌入式离子注入层(201)， 位于所述半导体衬底内且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分与所述嵌入式离子注入层的介电层(205)， 位于所述介电层两侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第一隔离层(2031)， 以及贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第二隔离层(2032)，其中所述第二隔离层和所述第一隔离层相对设置。7.如权利要求6所述的半导体器件，其特征在于，还包括位于所述半导体衬底内且位于所述隔离框内的第一浅沟槽隔离(2061)以及位于所述半导体衬底内且位于所述第二隔离层上方的第二浅沟槽隔离(2062)。8.如权利要求6所述的半导体器件，其特征在于，所述第一隔离层和所述第二隔离层的材料包括掺杂多晶硅，其中所述掺杂多晶硅的掺杂类型与所述嵌入式离子注入层的掺杂类型相同。9.如权利要求6所述的半导体器件，其特征在于，所述电子元件包括LDMOS。10.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体衬底内的隔离框以及位于所述隔离框内的电子元件，其中所述隔离框包括: 位于所述半导体衬底内的嵌入式离子注入层， 位于所述半导体衬底内且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分与所述嵌入式离子注入层的介电层， 位于所述介电层两侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第一隔离层， 以及贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第二隔离层，其中所述第二隔离层和所述第一隔离层相对设置。
【文档编号】H01L29/78GK105845729SQ201510021267
【公开日】2016年8月10日
【申请日】2015年1月15日
【发明人】刘丽, 蒲贤勇, 杨广立, 王刚宁, 戴执中, 孙泓
【申请人】中芯国际集成电路制造(上海)有限公司