具有负阻特性的装置结构的制作方法
【专利摘要】本发明提供呈现具有负阻特性的装置结构以及此类装置结构的制造方法。施加信号于金属-绝缘体-半导体电容器的金属层，以使该金属-绝缘体-半导体电容器的绝缘体层在一位置击穿。在该绝缘体层的该位置处的该击穿使该金属-绝缘体-半导体电容器呈现负阻。该金属层可由多晶金属组成。该多晶金属的晶粒可穿过该绝缘体层并进入位于该击穿的该位置处的衬底的部分中。
【专利说明】
具有负阻特性的装置结构
技术领域
[0001]本发明涉及半导体装置制造，尤其涉及呈现负阻特性的装置结构以及此类装置结构的制造方法。
【背景技术】
[0002]特定的装置呈现负阻(negative resistance)特性，其中，观察到装置的端子之间的电压的增加导致流过该装置的电流降低。呈现负阻的装置的行为与普通电阻器的行为相反。普通电阻器呈现正阻，其中，由于欧姆定律，所施加电压的增加引起电流成比例增加。电阻器因流经它的电流而消耗功率，而负阻装置则可产生功率或者甚至可用以放大电性信号。
[0003]需要呈现负阻特性的改进装置结构以及此类装置结构的制造方法。
【发明内容】
[0004]依据本发明的一个实施例，提供一种形成装置结构的方法。该方法包括利用由半导体组成的衬底制造金属-绝缘体-半导体电容器；以及施加信号于该金属-绝缘体-半导体电容器的金属层，以使该金属-绝缘体-半导体电容器的绝缘体层在一位置击穿，从而形成该装置结构。在该绝缘体层的该位置处的该击穿使该装置结构呈现负阻。
[0005]依据本发明的另一个实施例，一种装置结构是使用由半导体组成的衬底形成。该装置结构包括:由多晶金属组成的第一层，该多晶金属包括多个晶粒；以及由电性绝缘体组成的第二层。该第二层位于该第一层与该衬底的部分之间。该多个晶粒的至少一个穿过该第二层并进入该衬底的该部分中。
【附图说明】
[0006]包含于此说明书中并构成此说明书的一部分的【附图说明】本发明的各种实施例，并与上面所作的本发明的概括说明以及下面所作的实施例的详细说明一起用于解释本发明的实施例。
[0007]图1是依据本发明的一个实施例的装置结构的剖视图。
[0008]图2是图1的部分的放大视图。
[0009]图3显示在集成电路中于操作期间偏置于反转模式时，流经依据本发明的一个实施例所形成的装置结构的电流随所施加的电压变化的电流-电压图。
[0010]图4显示依据本发明的一个实施例编程装置结构的电流-电压图。
[0011]图5是经配置以编程符合本发明所述实施例的装置结构的示例电脑系统的示意图。
[0012]图6是依据本发明的一个替代实施例的装置结构的剖视图。
[0013]图7显示依据本发明的一个实施例编程不同的装置结构的图形表示。
[0014]图8显示依据本发明的一个实施例编程后的不同装置结构的性能的图形表示。
[0015]图9显示经编程的装置结构的部分的二次电子显微照片。
【具体实施方式】
[0016]请参照图1、2以及依据本发明的一个实施例，在衬底12中形成装置结构10，衬底12可由半导体材料例如单晶硅或主要包含硅的另一单晶半导体材料组成，且在其顶部表面12a可包括外延层。衬底12的半导体材料可包括选自周期表的第III族的P型杂质种类(例如硼)，以有效赋予P型导电性。或者，衬底12的半导体材料可通过引入电活性掺杂物来掺杂，例如周期表的第V族的η型掺杂物(例如磷(P)或砷(As))，以有效赋予η型导电性。
[0017]沟槽14形成于衬底12中并包括自衬底12的顶部表面12a延伸进入衬底12中的给定深度的一个或多个侧壁16。沟槽14可具有在5微米(μπι)至100微米范围内的深度，且可具有大小经选择以为随后形成于沟槽14中的层提供给定的层厚度的开口尺寸。如果沟槽14的垂直截面为圆形以具有直圆柱体的形状，则该开口尺寸由圆的直径表示。或者，沟槽14可具有不同的几何形状，例如正方形、长方形或V形，相应形状的开口以各自的开口尺寸为特征。
[0018]通过光刻形成蚀刻掩膜，并在具有该图案化掩膜的情况下，接着使用湿式化学蚀刻制程或干式蚀刻制程(例如反应离子蚀刻(reactive-1on etching;RIE))来定义沟槽14，从而可形成沟槽14。该蚀刻掩膜可包括例如光阻剂的感光材料涂层，通过旋涂制程施加该涂层，对其预烘烤，使其暴露于投射穿过光掩膜的光，对其进行曝光后烘烤，以及使用化学显影剂显影来形成该蚀刻掩膜。该蚀刻掩膜包括位于沟槽14的预定位置处的开口。该蚀刻掩膜保护衬底12的被覆盖区域免于蚀刻。蚀刻制程依赖给定的蚀刻化学来蚀刻与该蚀刻掩膜中的开口一致的衬底12的未被覆盖区域的材料。在形成沟槽14以后，移除该蚀刻掩膜(例如，如果该蚀刻掩膜由光阻剂组成，则通过灰化或溶剂剥离移除)，接着在后续制程之前执行清洗衬底12的顶部表面12a的制程。
[0019]可在沟槽14的一个或多个侧壁16上形成绝缘体层18。绝缘体层18可由电性绝缘体材料组成，例如通过原子层沉积(atomic layer deposit1n;ALD)的高k介电质(例如二氧化給(Hf02))或通过氧化或化学气相沉积(chemical vapor deposit1n;CVD)形成的例如二氧化硅(S i O 2)的硅的氧化物。在一个实施例中，绝缘体层18可由利用四乙基原硅酸盐(tetraethy lorthosi licate; TEOS)作为前驱化合物通过CVD沉积的娃的氧化物组成，且可具有在100纳米至1000纳米的范围内的厚度。在此范围内的绝缘体层18的氧化物厚度大于典型的金属-氧化物-半导体(metal-oxide-semiconductor ;M0S)电容器中的绝缘体的厚度。可基于构成绝缘体材料的击穿特性来选择绝缘体层18的增加厚度，以确保编程期间用以产生负阻的适当编程条件。
[0020]可在覆盖沟槽14的一个或多个侧壁16的绝缘体层18上形成衬垫层(liner layer)
20。在具体实施例中，衬垫层20可由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或这些材料的多层组合组成。在一个实施例中，衬垫层20可由具有在50纳米(nm)至200纳米范围内的总厚度的Ta/TaN双层组成。衬垫层20可通过使用例如物理气相沉积(physical vapordepo s i t i on; PVD)来沉积。在形成绝缘体层18及衬垫层20以后，沟槽14内的大部分空间保持未填充。
[0021]在形成衬垫层20以后，可形成填塞物(plug)22作为沟槽14的一个或多个侧壁16及基部17上的一层，以填充未被绝缘体层18及衬垫层20占据的沟槽14内的剩余空间。填塞物22可由例如铜(Cu)的金属组成，该金属可为多晶且可包括沿晶界相交的多个晶粒26。填塞物22可具有在I微米(μπι)至15微米的范围内的层厚度，其取决于沟槽14的开口尺寸。晶粒26的晶粒尺寸可随层厚度增加而增加。衬垫层20促进包括填塞物22的金属与绝缘体层18的黏附性，且可用以防止填塞物22的金属原子扩散进入绝缘体层18中。绝缘体层18及衬垫层20设于填塞物22与邻近沟槽14的侧壁16的衬底12的部分之间。
[0022]填塞物22可通过采用沟槽14的几何形状的金属层来设置。该金属层可完全填充沟槽14，或者可仅部分填充沟槽14(例如，填塞物22可具有空芯)。该金属层可由Cu(铜)组成，不过可选择其它合适的低电阻率金属及金属合金来组成填塞物22。该金属层可通过沉积制程(例如电化学镀覆制程如电镀)来沉积，该制程不会在衬底12的顶部表面12a上生成厚的金属的过覆盖层(overburden)。可通过使用例如物理气相沉积(PVD)来沉积由该金属组成的薄晶种层(seed layer)，以覆盖绝缘体层18。在这样的电化学镀覆制程中，位于沟槽14内的晶种层充当触媒，以使该金属层的镀覆成核。镀覆条件和/或层厚度可经调整，以使该多晶金属的晶粒具有大的平均晶粒尺寸(例如在I微米至5微米的范围)。表征该填塞物的层厚度与沟槽14的大小相关，因为该金属自覆盖衬垫层20的晶种层的表面向内生长。在形成填塞物22以后，通过例如化学机械抛光(chemical mechanical polishing;CMP)进行平坦化，从而可自衬底12的顶部表面12a移除绝缘体层18、衬垫层20和/或填塞物22的无关材料。
[0023]这些晶粒26的其中一个或多个(例如代表的晶粒28)自填塞物22向外延伸穿过衬垫层20及绝缘体层18进入位于编程制程期间所形成的绝缘体层18的击穿位置处的衬底12的部分中。代表的晶粒28突出穿过沟槽14的侧壁16，以伸入邻近沟槽14的衬底12的半导体材料的部分中。代表的晶粒28与沟槽14内的填塞物22的剩余部分保持电性连续性。
[0024]装置结构10具有金属-绝缘体-半导体(metal-1nsulator-semi conductor; MIS)电容器的形式，该电容器已因编程而被修改，如下所述。如果绝缘体层18由二氧化硅组成，则该MIS电容器可被称为MOS电容器，该电容器已因编程而被修改。装置结构10呈现负阻，至少部分是因为晶粒28以及在一个替代实施例中与代表的晶粒28相似的额外晶粒的存在。
[0025]在一个替代实施例中，可形成额外的沟槽并使用之以形成额外的装置结构，每个装置结构都像装置结构10—样构造并像装置结构10—样形成。这些装置结构可排列为阵列(如2x2阵列、3x3阵列、4x4阵列等)，且并联或串联连接在一起，从而总体形成复合的装置结构。调整阵列尺寸的能力可通过调整阵列尺寸来促进负阻的I/V(电流/电压)峰谷比(peak-to-valley rat1;PVR)的调节能力。
[0026]由于装置结构形成于沟槽14中，因此装置结构10通常是垂直的且包括与衬底12的顶部表面12a的平面作正交定向或对准的主维度。此紧凑的三维形貌可节约被装置结构10和/或装置结构10的阵列消耗的表面积，以增加可用于其它高密度应用的顶部表面12a上的表面积的量。装置结构10的制造也兼容硅制程，从而可方便制造。
[0027]请参照图3，当偏置于反转模式(invers1n mode)时，装置结构10可呈现负阻。负阻可归因于由代表的晶粒28的物理属性表征的一个或多个晶粒26的存在。负阻是指在向装置结构10供应直流电流的情况下的静态电阻，其遵循欧姆定律(R = V/I)。装置结构10也可呈负微分电阻，它是指动态电阻，其中，电阻由电压随电流的瞬时变化给出(R = dV/dI)，且该动态电阻可与随时间变化的电流相关。
[0028]当偏置于反转模式时，可向填塞物22施加大于装置结构10的反转阈值电压的正电压。当向填塞物22施加该正电压时，可将衬底12接地。在电流-电压曲线100中，当该正电压从O伏增加时，漏电流增加至给定阈值电压处的拐点(inf I ect i on po int)。对于超出该拐点的施加电压，由于装置结构10呈现负阻，因此在一个正电压范围内，漏电流随电压增加而降低。在此电压范围的上限，在给定的施加电压处发生另一拐点，且漏电流再次开始随电压增加而增加。在室温下，曲线100的前述拐点之间(也就是在漏电流随电压增加而降低的电压范围内)的I/V峰谷比(PVR)可在1.25至4的范围内。
[0029]在不主动冷却装置结构10的情况下，针对处于反转模式中的装置结构10的操作可呈现负阻。具体地说，装置结构10可处于室温下或者电路内的操作温度超出室温，而不将该装置结构冷却至显着低于室温的温度(例如液氮温度)。不希望受到理论局限，负阻可由绝缘体层18的(一个或多个)击穿位置处的缺陷辅助共振隧穿引起。如果认为电流为独立变量且对于给定的电流范围，进入装置结构10的填塞物22的电流的增加会导致装置结构10上的电压降低。装置结构10可被包含作为集成电路中的功能元件，例如温度可控振荡器，模拟电路的二进制数字输出，或另一逻辑电路或微波电路，且可在该集成电路被供电且处于正常操作时提供功能性。
[0030]由于装置编程所导致的修改，装置结构10不同于标准的MOS电容器或MIS电容器。充当电路中的功能元件的MOS电容器或MIS电容器不会包括电极，其中，形成该电极的金属的部分(例如晶粒)突出或穿过在击穿位置处的绝缘体层。结果是缺陷的电容器，其被短路而使电荷无法储存于其电极上。
[0031]请参照图4，可在积累模式下编程装置结构10以修改原始制造的装置结构10，从而在电路中操作于反转模式时，电流-电压分布在给定的电压范围内呈现负阻。当在积累模式下编程时，可向填塞物22施加由小于平带电压(也就是衬底12与填塞物22的材料的功函数之间的差)的负峰值电压表征的信号。此类峰值电压小于平带电压至少两个量级。为调整编程条件，绝缘体层18的厚度以及填塞物22的晶粒尺寸可经选择以提高该装置结构所呈现的击穿电压。在一个实施例中，具有大于或等于200伏的峰值电压的信号可用以编程装置结构10。这些编程电压及峰值电压显着大于用以向正常操作的集成电路供电的操作电压(也就是10伏或更低)。
[0032]编程可通过使用不同的过程来实现。在一个实施例中并如图4所示，通过使用具有峰值电压大于或等于200伏的斜坡编程电压的信号，可在积累模式(accumulat1n mode)下编程装置结构10。在图4中，装置结构10的编程与漏电流的快速上升一致。在一个替代实施例中，通过使用具有峰值电压大于或等于400伏的脉冲编程电压的信号，可在积累模式下编程装置结构10。
[0033]编程电压下的高释放能量可使一个或多个晶粒的全部或部分自填塞物22挤出并延伸穿过衬垫层20及绝缘体层18进入衬底12的半导体材料中。高释放能量促进由突出的晶粒28表征的各位置处的绝缘体层18的击穿。除其它参数外，可通过特定的金属沉积条件的选择和/或绝缘体层18的层厚度的选择来选择高释放能量。
[0034]请参照图5，编程系统108可包括电源供应110及电脑系统112。编程系统108经配置以生成用以在积累模式下编程装置结构10的电压信号。为此，电源供应110与装置结构10耦接，并经操作以响应电脑系统112所执行的程序代码，用户与电脑系统112的互动和/或电脑系统112所接收的其它命令来产生斜坡编程电压和/或脉冲编程电压。
[0035]电脑系统112可包括一个或多个处理器或处理单元116、系统内存128，以及将包括系统内存128的各种系统组件与各处理单元116耦接的总线(bus)118。总线118代表任意数种类型总线结构的其中一种或多种，包括内存总线或内存控制器、外围总线、加速图形端口，以及使用任意各种总线架构的处理器或局部总线。作为示例而非限制，此类架构包括工业标准架构(Industry Standard Architecture; ISA)总线、微通道架构(Micro ChannelArchitecture;MCA)总线、增强ISA(Enhanced ISA;EISA)总线、视频电子标准协会(VideoElectronics Standards Associat1n ； VESA)局部总线，以及外围组件互连(PeripheralComponent Interconnect;PCI)总线。
[0036]电脑系统112通常包括各种的电脑系统可读媒体。此类媒体可为可由电脑系统112存取的任意可用媒体，且它包括易失及非易失媒体、可移动及不可移动媒体。
[0037]系统内存128可包括例如随机存取存储器(random access memory;RAM) 130和/或高速缓存存储器(cache memory) 132等易失存储器形式的电脑系统可读媒体。电脑系统112还可包括其它可移动/不可移动、易失/非易失电脑系统储存媒体。仅作为示例，可提供储存系统134来读写不可移动、非易失磁媒体(未显示且通常被称作“硬盘驱动器”)。尽管未显示，但可提供用以读写可移动、非易失磁盘的磁盘驱动器(例如“软盘”)以及用以读写可移除、非易失光盘如CD-R0M、DVD_R0M或其它光媒体的光盘驱动器。在此类例子中，每一个都可通过一个或多个数据媒体接口与总线118连接。进一步如图所示及如下所述，系统内存128可包括具有经配置以执行本发明的实施例的功能的一组(例如至少一个)程序模块的至少一个程序产品。
[0038]例如但非限制，具有一组(至少一个)程序模块142的程序140以及操作系统、一个或多个应用程序、其它程序模块以及程序数据可储存于系统内存128中。各操作系统、一个或多个应用程序、其它程序模块，以及程序数据或它们的一些组合可包括网络环境的实施。程序模块142通常执行这里所述的本发明的实施例的功能和/或方法。
[0039]—般来说，经执行以实施用以编程装置结构10的本发明的实施例的例行程序，无论是作为操作系统的部分还是特定应用、组件、程序、对象、模块或指令序列，或甚至其子集，都可被称为“电脑程序代码”或者简称为“程序代码”。程序代码通常包括电脑可读指令，其在不同时间驻留于电脑中的各种存储器及储存装置中，且当被电脑中的一个或多个处理器读取并执行时，使该电脑执行必要的操作以执行实施用以编程装置结构10的本发明的实施例的各种态样的操作和/或元件。用以执行本发明的实施例的操作的电脑可读程序指令可为例如汇编语言或者以一种或多种编程语言的任意组合写的源代码或目标代码。
[0040]电脑系统112也可与例如电源供应110、键盘、定点装置、显示器124等一个或多个外部装置114，使用户能够与电脑系统112互动的一个或多个装置，以及/或者使电脑系统112能够与一个或多个其它电脑装置通信的任意装置(例如网卡、调制解调器等)通信。此类通信可通过输入/输出(1/0)接口 122发生。另外，电脑系统112可通过网络适配器120与例如局域网(local area network;LAN)、广域网(wide area network;WAN)和/或公共网络(例如因特网)等一个或多个网络通信。如图所示，网络适配器120通过总线118与电脑系统112的其它组件通信。应当理解，尽管未显示，但可结合电脑系统112使用其它硬件和/或软件组件。例子包括但不限于:微代码、装置驱动程序、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器，以及数据文件储存系统等。
[0041]请参照图6，其中，类似的附图标记表示图1中的类似特征，装置结构40与装置结构10类似，但包括以平面配置而非沟槽内的垂直配置设置的组件。具体地说，装置结构40包括与绝缘体层18类似的绝缘体层48、与衬垫层20类似的衬垫层50，以及与充当填塞物22的金属层类似的金属层52。装置结构40的绝缘体层48、衬垫层50以及金属层52连续沉积于衬底12的顶部表面12a上，且于沉积后，具有包含于相对彼此以及相对顶部表面12a平行的平面中的顶部及底部表面。装置结构40可通过光刻及蚀刻制程图案化该层48、50、52来形成。
[0042]装置结构40中所实施的平面MOS电容器或MIS电容器可经编程而使装置结构40呈现负阻和/或负微分电阻，也如上所述。例如，金属层52可具有在I微米至15微米的范围内的层厚度，与较小的膜厚度相比，该层厚度可促进多晶结构中的较大晶粒(例如在I微米至5微米的范围内的晶粒尺寸)。
[0043]将在下面的例子中说明本发明的其它细节及实施例。
[0044]以一系列不同尺寸的阵列来制造与装置结构10类似的一系列装置结构。各阵列中的装置结构包括由具有15微米的厚度的铜组成的金属电极(也就是深沟槽填塞物)，由TaN(25纳米)/Ta(75纳米)的双层组成的衬垫层，以及包括绝缘体层的具有500纳米的名义厚度的二氧化硅。
[0045]通过使用如图7所示的从OV开始具有每秒IV的斜坡率的125°C下的斜坡编程电压，在积累模式下编程这些装置结构。在衬底接地的情况下，向沟槽内的金属电极施加负电压。当编程电压引起阵列中的装置结构的其中之一的绝缘体层击穿时，观察到漏电流突然增加。在该击穿的位置处导致金属电极的挤出晶粒穿过绝缘体层及衬垫层进入衬底的半导体材料中。对于测试中的不同装置(device under testing;DUT)，依据它们实际的绝缘体厚度，如图7所示的装置结构的绝缘体层的击穿电压分布于约260伏至360伏的范围内。
[0046]如图8所示，当在室温下在反转模式下测试时，编程后的装置结构阵列呈现负阻。测试时，向阵列中的各装置结构的金属电极施加大于反转阈值电压的正电压，并将衬底的电极接地。当正电压从OV增加时，观察到漏电流增加至接近0.5伏的拐点。在该拐点，在一个小于或等于正0.5伏的电压范围内，漏电流开始随电压增加而降低。在该电压范围的上限，发生另一拐点，且漏电流再次开始随电压增加而增加。观察到装置结构在该电压范围内呈现负阻，如漏电流随电压增加而降低所证明的那样。
[0047]图9是使用二次电子显微镜所获得的显示其中一个阵列中经编程的装置结构的部分的二次电子显微照片。该经编程的装置结构通过聚焦离子束切片。图9明显看到自金属层的多晶铜突出穿过衬垫层及绝缘体层的铜晶粒。
[0048]上述方法用于集成电路芯片的制造中。制造者可以原始晶圆形式(也就是作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配最终的集成电路芯片。在后一种情况中，芯片设于单个芯片封装中(例如塑料承载件，其具有附着至母板或其它更高层次的承载件的引脚)或者多芯片封装中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，接着将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为(a)中间产品例如母板的部分，或者作为(b)最终产品的部分。最终产品可为包括集成电路芯片的任意产品，涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品。
[0049]本领域的技术人员将理解，当元件被描述为与另一元件“连接”或“耦接”时，它可与该另一元件直接连接或親接，或者可存在一个或多个中间元件。相比之下，当元件被描述为与另一元件“直接连接”或“直接耦接”时，不存在中间元件。当元件被描述为与另一元件“非直接连接”或“非直接耦接”时，存在至少一个中间元件。
[0050]对本发明的各种实施例所作的说明是出于示例目的，而非意图详尽无遗或限于所揭露的实施例。许多修改及变更对于本领域的技术人员显而易见，而不背离所述实施例的范围及精神。这里所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解这里所揭露的实施例。
【主权项】
1.一种装置结构，通过使用由半导体组成的衬底形成，该装置结构包括: 由多晶金属组成的第一层，该多晶金属包括多个晶粒；以及 由电性绝缘体组成的第二层，该第二层位于该第一层与该衬底的部分之间， 其中，该多个晶粒的至少一个穿过该第二层并进入该衬底的该部分中。2.如权利要求1所述的装置结构，其中，该第一层及该第二层位于沟槽内，该沟槽具有自该衬底的顶部表面延伸进入该衬底中的侧壁。3.如权利要求2所述的装置结构，其中，该第二层位于该沟槽的该侧壁上，且该第一层是位于该沟槽内的填塞物。4.如权利要求1所述的装置结构，其中，该第一层及该第二层位于该衬底的顶部表面上。5.如权利要求1所述的装置结构，其中，该第一层的该多晶金属包括多晶铜。6.如权利要求5所述的装置结构，其中，该多晶铜具有在I微米至15微米的第一范围内的层厚度，以及在I微米至5微米的第二范围内的晶粒尺寸。7.如权利要求5所述的装置结构，其中，该第二层的该电性绝缘体包括二氧化硅，且该二氧化硅具有在100纳米至1000纳米的范围内的厚度。8.如权利要求1所述的装置结构，其中，该装置结构包括该衬底的该部分。9.如权利要求1所述的装置结构，还包括: 位于该第一层与该第二层之间的第三层，该第三层由钽、氮化钽、钛、氮化钛或其组合组成， 其中，该多个晶粒的该至少一个也穿过该第三层。10.如权利要求1所述的装置结构，其中，该多个晶粒的该至少一个在该绝缘体层呈现击穿的位置处穿过该第二层。11.如权利要求1所述的装置结构，其中，当在操作电路中偏置于反转模式时，该装置结构在一个电流范围内呈现负阻。12.如权利要求11所述的装置结构，其中，表征该负阻的电压-电流曲线具有室温下在1.25至4范围内的峰谷比。13.如权利要求1所述的装置结构，其中，当偏置于反转模式时，该装置结构是集成电路中的功能装置元件。14.一种形成装置结构的方法，该方法包括: 利用由半导体组成的衬底制造金属-绝缘体-半导体电容器；以及施加信号于该金属-绝缘体-半导体电容器的金属层，以使该金属-绝缘体-半导体电容器的绝缘体层在一位置击穿，从而形成该装置结构， 其中，在该绝缘体层的该位置处的该击穿使该装置结构呈现负阻。15.如权利要求14所述的方法，其中，施加该信号于该金属-绝缘体-半导体电容器包括: 偏置于积累模式下，编程该金属-绝缘体-半导体电容器。16.如权利要求14所述的方法，其中，该信号包括斜坡编程电压，且施加该信号于该金属-绝缘体-半导体电容器包括: 将该斜坡编程电压引导至该金属-绝缘体-半导体电容器的该金属层。17.如权利要求14所述的方法，其中，该信号包括脉冲编程电压，且施加该信号于该金属-绝缘体-半导体电容器包括: 将该脉冲编程电压引导至该金属-绝缘体-半导体电容器的该金属层。18.如权利要求14所述的方法，其中，制造该金属-绝缘体-半导体电容器包括: 在该衬底中形成沟槽； 在该沟槽的侧壁上形成该绝缘体层；以及 在该沟槽内形成该金属层， 其中，该绝缘体层设于该金属层与邻近该沟槽的该衬底之间，且该击穿的该位置是沿该沟槽的该侧壁的一个位置。19.如权利要求18所述的方法，其中，该金属层由多晶金属组成，且施加该信号于该金属-绝缘体-半导体电容器的该金属层包括: 使该多晶金属的晶粒穿过该绝缘体层并进入位于该击穿的该位置处的该衬底的部分中。20.如权利要求14所述的方法，其中，该金属层由多晶金属组成，且施加该信号于该金属-绝缘体-半导体电容器的该金属层包括: 使该多晶金属的晶粒穿过该绝缘体层并进入位于该击穿的该位置处的该衬底的部分中。
【文档编号】H01L29/94GK105845744SQ201610069313
【公开日】2016年8月10日
【申请日】2016年2月1日
【发明人】F·陈, C·D·格拉斯, T·L·卡内, M·A·欣奥斯克伊
【申请人】格罗方德半导体公司