电子封装结构的制法
【专利摘要】一种电子封装结构的制法，为先镀出多个导电柱于一承载件上，再形成绝缘层于该承载件与该些导电柱上，且形成线路层于该绝缘层上，之后设置电子元件于该线路层上，最后移除该承载件，藉由镀出增长方式形成该导电柱，以得到更精密的细间距且结构强的线路层，并可减少该绝缘层发生应力不均而破裂的问题。
【专利说明】
电子封装结构的制法
技术领域
[0001]本发明涉及一种封装技术，尤指一种电子封装结构的制法。
【背景技术】
[0002]随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化(miniaturizat1n)的封装需求，朝降低承载晶片的封装基板的厚度发展。
[0003]图1A至图1F为现有无核心层(coreless)的半导体封装件I的制法的剖视示意图。
[0004]如图1A所不，提供一如铜的金属载板10，该金属载板10具有相对的第一侧1a及第二侧10b。
[0005]如图1B所示，进行半蚀刻制程，以蚀刻移除该金属载板10的第一侧1a的部分材质，以形成多个凹槽100及相对的导电柱11。
[0006]如图1C所示，于该凹槽100中填充第一封装胶体12，并使该些导电柱11外露于该第一封装胶体12。
[0007]如图1D所示，于该第一封装胶体12与导电柱11上电镀形成一线路层13，再于该线路层13上形成一表面处理层14，其中，该线路层13具有多个置晶垫131与多个电性连接垫 130。
[0008]如图1E所示，将一半导体晶片15接置于该置晶垫131上，并利用多个焊线16电性连接该半导体晶片15与该电性连接垫130。之后，于该第一封装胶体12及该线路层13上形成包覆该半导体晶片15与该些焊线16的第二封装胶体17。
[0009]如图1F所示，蚀刻移除该金属载板10的第二侧1b的材质，以外露出该些导电柱11下侧及该第一封装胶体12下侧。之后，于各该导电柱11下侧植设多个焊球18，并进行切单作业。
[0010]然而，于现有半导体封装件I的制法中，半蚀刻制程无法制作出更精密的细间距(fine pitch)的线路层13，且于半蚀刻制程之后，进行制作该第一封装胶体12时，不易控制该第一封装胶体12填入每一个凹槽100的量，所以会发生应力不均而破裂(crack)的问题。
[0011]因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
【发明内容】
[0012]鉴于上述现有技术的种种缺失，本发明提供一种电子封装结构的制法，以得到更精密的细间距且结构强的线路层，并可减少该绝缘层发生应力不均而破裂的问题。
[0013]本发明的电子封装结构的制法包括:镀出多个导电柱于一承载件上；形成绝缘层于该承载件与该些导电柱上，且该绝缘层具有相对的第一表面与第二表面，并以该第二表面结合于该承载件上；形成线路层于该绝缘层的第一表面上，且该线路层电性连接该些导电柱；设置至少一电子元件于该线路层上，且该电子元件电性连接该线路层；以及移除该承载件，使该导电柱的端面外露于该绝缘层的第二表面。
[0014]前述的制法中，于移除该承载件后，形成一表面处理层于该导电柱的端面上。
[0015]本发明还提供一种电子封装结构的制法，包括:镀出多个导电柱于一承载件上；形成绝缘层于该承载件与该些导电柱上，且该绝缘层具有相对的第一表面与第二表面，并以该第二表面结合于该承载件上；形成线路层于该绝缘层的第一表面上，且该线路层电性连接该些导电柱；移除该承载件，使该导电柱的端面外露于该绝缘层的第二表面；以及设置至少一电子元件于该线路层上，且该电子元件电性连接该线路层。
[0016]前述的制法中，于设置该电子元件前，形成一表面处理层于该导电柱的端面上。
[0017]前述的两种制法中，该承载件具有一板体、分别设于该板体相对两侧的第一金属层及第二金属层。
[0018]前述的两种制法中，该绝缘层为模压制程制作的封装胶体。
[0019]前述的两种制法中，该导电柱的另一端面齐平该绝缘层的第一表面。
[0020]前述的两种制法中，还包括于设置该电子元件前，形成一表面处理层于该线路层上。
[0021]前述的两种制法中，还包括形成封装胶体于该绝缘层的第一表面上，以包覆该电子元件。
[0022]另外，前述的两种制法中，还包括于移除该承载件后，设置多个导电元件于该绝缘层的第二表面上，使该些导电元件电性连接各该导电柱。
[0023]由上可知，本发明的电子封装结构的制法中，主要藉由镀出增长方式形成该导电柱，以得到更精密的细间距且结构强的线路层，并可减少该绝缘层发生应力不均而破裂的问题。
【附图说明】
[0024]图1A至图1F为现有无核心层的半导体封装件的制法的剖视示意图；以及
[0025]图2A至图2F为本发明的电子封装结构的制法的剖视示意图；其中，图2D’及图2E’为图2D及图2E的另一实施例的剖视示意图。
[0026]符号说明
[0027]I半导体封装件
[0028]10金属载板
[0029]1a第一侧
[0030]1b第二侧
[0031]100凹槽
[0032]11,21导电柱
[0033]12第一封装胶体
[0034]13，23线路层
[0035]130, 230 电性连接垫
[0036]131置晶垫
[0037]14，24，24’表面处理层
[0038]15半导体晶片
[0039]16焊线
[0040]17第二封装胶体[0041 ]18焊球
[0042]2电子封装结构
[0043]20承载件
[0044]200板体
[0045]201第一金属层
[0046]202第二金属层
[0047]21a上端面
[0048]21b下端面
[0049]22绝缘层
[0050]22a第一表面
[0051]22b第二表面
[0052]231导电迹线
[0053]25电子元件
[0054]26导电凸块
[0055]27封装胶体
[0056]28导电元件。
【具体实施方式】
[0057]以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0058]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0059]图2A至图2F为本发明的电子封装结构2的制法的剖视示意图。
[0060]如图2A所示，提供一承载件20，该承载件20具有一板体200、分别设于该板体200上、下两侧的第一金属层201及第二金属层202。
[0061]于本实施例中，该板体200的材质为玻纤材质(如FR4)，且该第一与第二金属层201，202为铜箔，使该承载件20作为铜箔基板(Copper clad laminate,简称CCL)。有关铜箔基板的种类繁多，且为业界所熟知，所以不再赘述。
[0062]如图2B所示，于该第一金属层201上形成图案化光阻(图略)，再于该图案化光阻中电镀或沉积形成多个如铜柱的导电柱21于该第一金属层201上
[0063]如图2C所示，于移除光阻后，形成一绝缘层22于该第一金属层201与该些导电柱21上，再形成一线路层23于该绝缘层22上，且该线路层23电性连接该些导电柱21。
[0064]于本实施例中，该绝缘层22为模压(molding)制程制作的封装胶体，且该绝缘层22具有相对的第一表面22a与第二表面22b，并以该第二表面22b结合于该第一金属层201上。
[0065]此外，于形成该绝缘层22以覆盖该第一金属层201与该些导电柱21上后，可透过研磨该绝缘层22，使该些导电柱21外露于该绝缘层22的第一表面22a，且该导电柱21的上端面21a齐平该绝缘层22的第一表面22a。
[0066]又，该线路层23具有多个导电迹线231与多个电性连接垫230。
[0067]如图2D所示，设置一电子元件25于该线路层23上，且该电子元件25电性连接该些电性连接垫230。接着，形成封装胶体27于该绝缘层22的第一表面22a上，以包覆该电子元件25。
[0068]于本实施例中，该电子元件25藉由多个如焊球的导电凸块26电性连接该些电性连接垫230。于其它实施例中，该电子元件25亦可藉由打线(即金线，图略)电性连接该些电性连接垫230。
[0069]此外，该电子元件25为主动元件、被动元件或其组合者，且该主动元件为例如半导体晶片，而该被动元件为例如电阻、电容及电感。于此，该电子元件25为主动元件。
[0070]又，可先形成一表面处理层24于该线路层23上，再设置该电子元件25于该线路层23上。
[0071]另外，该表面处理层24 为有机保焊膜(Organic Solderability Preservatives,简称0SP)、镍、钯、金或银层等。
[0072]如图2E所示，移除该承载件20，使该些导电柱21的下端面21b外露于该绝缘层22的第二表面22b。
[0073]于其它实施例中，于形成该线路层23之后，也可先移除该承载件20，如图2D’所示，再分别形成一表面处理层24，24’于该线路层23与该导电柱21的下端面21b上，之后才设置该电子元件25与形成该封装胶体27，如图2E’所示。
[0074]如图2F所示，设置多个如焊球的导电元件28于各该导电柱21的下端面21b上。
[0075]本发明的制法藉由如电镀或沉积方式镀出导电柱21，可使各该导电柱21之间的距离更小，以得到更精密的细间距(fine pitch)且结构强的线路层23，并可减少该绝缘层22发生应力不均而破裂的问题。
[0076]另外，该线路层23可配合该电子元件25的接脚需求，以设计出更佳的布线(layout)ο
[0077]上述实施例仅用于例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
【主权项】
1.一种电子封装结构的制法，其特征为，该制法包括: 镀出多个导电柱于一承载件上； 形成绝缘层于该承载件与该些导电柱上，其中，该绝缘层具有相对的第一表面与第二表面，并以该第二表面结合于该承载件上； 形成线路层于该绝缘层的第一表面上，且令该线路层电性连接该些导电柱； 设置至少一电子元件于该线路层上，且令该电子元件电性连接该线路层；以及 移除该承载件，使该导电柱的端面外露于该绝缘层的第二表面。2.一种电子封装结构的制法，其特征为，该制法包括: 镀出多个导电柱于一承载件上； 形成绝缘层于该承载件与该些导电柱上，其中，该绝缘层具有相对的第一表面与第二表面，并以该第二表面结合于该承载件上； 形成线路层于该绝缘层的第一表面上，且令该线路层电性连接该些导电柱； 移除该承载件，使该导电柱的端面外露于该绝缘层的第二表面；以及 设置至少一电子元件于该线路层上，且令该电子元件电性连接该线路层。3.根据权利要求1或2所述的电子封装结构的制法，其特征为，该承载件具有一板体、分别设于该板体相对两侧的第一金属层及第二金属层。4.根据权利要求1或2所述的电子封装结构的制法，其特征为，该绝缘层以模压方式形成的封装胶体。5.根据权利要求1或2所述的电子封装结构的制法，其特征为，该导电柱的另一端面齐平该绝缘层的第一表面。6.根据权利要求1或2所述的电子封装结构的制法，其特征为，该制法还包括于设置该电子元件前，形成一表面处理层于该线路层上。7.根据权利要求1所述的电子封装结构的制法，其特征为，该制法还包括于移除该承载件后，形成一表面处理层于该导电柱的端面上。8.根据权利要求2所述的电子封装结构的制法，其特征为，该制法还包括于设置该电子元件前，形成一表面处理层于该导电柱的端面上。9.根据权利要求1或2所述的电子封装结构的制法，其特征为，该制法还包括形成封装胶体于该绝缘层的第一表面上，以包覆该电子元件。10.根据权利要求1或2所述的电子封装结构的制法，其特征为，该制法还包括于移除该承载件后，设置多个导电元件于该绝缘层的第二表面上，使该些导电元件电性连接各该导电柱。
【文档编号】H01L21/60GK105870025SQ201510026897
【公开日】2016年8月17日
【申请日】2015年1月20日
【发明人】白裕呈
【申请人】矽品精密工业股份有限公司