用于降低半导体装置中的泄漏电流的结层间电介质的制作方法

用于降低半导体装置中的泄漏电流的结层间电介质的制作方法
【专利摘要】本发明涉及用于降低半导体装置中的泄漏电流的结层间电介质。半导体装置包括衬底和在衬底上的包括掺杂的III?V材料的p掺杂层。在p掺杂层上形成电介质中间层。在电介质中间层上形成n型层，n型层包括高带隙II?VI材料以形成电子装置。
【专利说明】
用于降低半导体装置中的泄漏电流的结层间电介质
技术领域
[0001]本发明涉及半导体装置和工艺，并且更具体地，涉及在P和η层之间使用电介质中间层以降低电流泄漏的半导体装置。
【背景技术】
[0002 ] 使用诸如GaAs、I ηΡ或I nGaAs衬底的III (族)-V (族)材料的场效应晶体管(FET)通常包括由类似材料制成的掺杂的源区和漏区。在一种通用结构中，II1-V FET包括由掺杂的1]16348(例如，11+1116348)形成的源/漏(3/0)区^+InGaAs用于S/D区并不理想。在InGaAsnFET中，n+InGaAs S/D区遇到低掺杂浓度(例如，lxl019cm—3)的问题。此外，在InGaAs S/D区中存在相对较高的结泄漏和高接触电阻。此外，形成工艺需要η+掺杂剂的图案化的注入，这会增加工艺的时间和成本，并且可能导致结损伤。

【发明内容】

[0003]根据本公开一个方面，提供了一种半导体装置，其包括衬底和在衬底上的包括掺杂的II1-V材料的P掺杂层。在P掺杂层上形成电介质中间层。在电介质中间层上形成η型层，η型层包括高带隙I1-VI材料以形成电子装置。
[0004]根据本公开一个方面，提供了另一半导体装置，其包括衬底和在衬底上的包括掺杂的II1-V材料的P掺杂层。在P掺杂层上形成极薄的电介质中间层并且其具有小于1.3nm的厚度。在电介质中间层上形成η型层。η型层包括掺杂铝的ZnO材料以形成电子装置。在η型层上形成接触件。
[0005]根据本公开一个方面，提供了用于形成半导体装置的方法，其包括:在衬底上形成包括掺杂的II1-V材料的P掺杂层;在P掺杂层上形成电介质中间层;在电介质中间层上形成包括高带隙I1-VI材料的η型层；以及处理η型层以形成装置。
[0006]联系附图阅读本发明的说明性实施例的以下详细的描述，这些和其它特征以及优点将会变得明显的。
【附图说明】
[0007]在下面参考附图的优选实施例的描述中将提供本公开的细节，在附图中:
[0008]图1是根据本公开原理的部分制造的场效应晶体管的截面图，该场效应晶体管具在层间电介质上形成的11型11-￥1层，所述11型11-￥1层形成源区和漏区；
[0009]图2是根据本公开原理的形成有说明性栅结构的图1的部分制造的场效应晶体管的截面图；
[0010]图3是根据本公开原理的具有η型I1-VI层的二极管的截面图，11型11_￥1层在层间电介质上形成并且形成结；
[0011]图4是描绘了两个二极管的装置电流密度(mA/cm2)相对于装置电压(伏)的电流密度-电压图，一个二极管包括p-1nGaAs上的招锌氧化物(Aluminum Zinc 0xide，AZ0)，另一个二极管是根据本公开原理的图3的二极管，其包括AZO和p-1nGsAs之间的电介质中间层(0.8nm AI2O3) ο
[0012]图5是描绘了两个二极管的装置电流密度(mA/cm2)相对于装置电压(伏)的电流密度-电压图，一个二极管是包括P-1nGaAs上的n+InGaAs的常规二极管，另一个二极管是根据本公开原理的图3的二极管，其包括AZO和p-1nGsAs之间的电介质中间层(0.8nm Al2O3)。
[0013]图6是描绘了根据本公开原理的若干装置的装置电流(A)相对于装置栅电压(V)的电流-电压(1-V)图，其中所述装置包括AZO和p-1nGsAs之间的不同厚度的电介质中间层(Al2O3);以及
[0014]图7是示出用于根据说明性实施例形成半导体装置的方法的框图/流程图。
【具体实施方式】
[0015]根据本公开原理，描述了用于在p-n结中形成电介质层以降低泄漏电流的电子装置、结构和形成方法。电介质层优选地是具有小于约1.3nm的厚度的极薄层。极薄的电介质层优选地包括氧化物，并且形成可以过滤P-n结中的泄漏电流的高带隙材料。电介质层形成在结的P层和η层之间。电介质层降低了在p-n结中具有电介质层的装置的泄漏电流。泄漏电流可以比常规装置显著地降低(例如，约两个数量级)。
[0016]在一个尤其有用的实施例中，在p-n结中形成Al2O3层。p-n结可以包括具有诸如InGaAs、GaAs、InP等的II1-V材料的P层，并且η层可以包括I1-VI材料，优选地包括高带隙I1-VI材料，并且尤其是包括掺杂的ΖηΟ。
[0017]ZnO可以包括η+掺杂Al的Ζη0(Ζη0:Α1或AZOhAZO为源区和漏区或二极管中的有源层等提供了替代材料。2110^1具有与11+11^&48类似的电子亲和势(?4.35-?4.4^)，11+InGaAs的电子亲和势是?4.5eV JnO = Al具有较大的掺杂水平，例如可以获得直至约5χ1021/cm3的掺杂水平。ZnO: Al处理与金属化处理更兼容。例如，S/D区可以包括在其上形成的金属层。ZnO: Al与在形成这些结构中使用的金属材料更兼容。
[0018]Ζη0:Α1的形成也趋于更容易。例如，可以使用原子层沉积(ALD)，而不是利用外延生长工艺及图案化掺杂(例如，对于n+InGaAs)，来形成ZnO: Al，但是也可以使用其它工艺。这允许掺杂层具有更少的表面损伤。类似于Al的材料可以直接在ZnO上形成，并且被退火以使得Al扩散来掺杂ZnO，或被氧化以形成氧化铝电介质层。
[0019]在尤其有用的实施例中，电介质层包括Al2O3t3AZO层提供了高带隙材料(例如，Ej于约1.0eV并且优选大于2.0eV)。根据本公开原理，可以以非晶或多晶相的方式在Al2O3上形成ΑΖ0，这使得工艺更简单。其它半导体材料(例如，InGaAs)的非晶或多晶相不适于在诸如Al2O3的电介质层上生长。这些其它半导体材料理想地需要单晶结构，这难以在高Eg氧化物(AI2O3)上形成。
[0020]应理解，将就给出的例示性架构对本发明进行说明；然而，在本发明的范围内，可以对其它架构、结构、衬底材料以及工艺特征和步骤进行改变。
[0021]还应理解，当元件(诸如层、区或衬底)被称为在另一元件“上”或“之上”时，该元件可以直接在该另一元件上或者也可以存在中间元件。相反，当元件被称为“直接”在另一元件“上”或“直接”在另一元件“之上”时，不存在中间元件。还应理解，当元件被称为与另一个元件“连接”或“親接”时，该元件可以直接连接或耦接到该另一个元件或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在中间元件。
[0022]根据本公开的原理的集成电路芯片的设计可以利用图形化计算机编程语言创建，并存储在计算机存储介质中(诸如，盘、带、物理硬盘或虚拟硬盘，诸如存储存取网络中的虚拟硬盘)。如果设计者不制造芯片或用于制造芯片的光刻掩模，则该设计者可以通过物理装置(例如，通过提供存储该设计的存储介质的拷贝)或电子地(例如，通过因特网)直接或间接向那些实体传输所得到的设计。所存储的设计继而转换成适当的格式(例如，GDSII)以用于制造光刻掩模，其通常包括要在晶片上形成的所涉及的芯片设计的多个拷贝。光刻掩模被用来定义晶片(和/或其上的层)将被蚀刻或以其它方式进行处理的区域。
[0023]本文所说明的方法可以用于制备集成电路芯片。所得到的集成电路芯片可以由制造者以原始晶片的形式(即，作为具有多个未封装芯片的单个晶片)作为裸片或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如具有附接于母板或者其它较高层级载体)的引脚的塑料载体)中、或者在多芯片封装(如陶瓷载体，其具有表面互连或者埋入的互连之一或者两者)中。在任何情况下，芯片然后与作为(a)中间产品(如母板)或者(b)最终产品的一部分的其它芯片、分立电路元件、和/或其它信号处理装置集成在一起。最终产品可以是包括集成电路芯片的任何产品，其范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
[0024]还应理解，将就所列出的元素，例如，InP、InGaAs、ZnO等，对材料复合物(compound)进行说明。这些复合物在复合物内可以包括不同比例的元素，例如InGaAs包括InxGai—xAs，其中x小于或等于I，或者ZnO包括ZnxO1-x，其中x小于或等于I，等等。另外，复合物中可以包括其它元素(诸如，例如Ζη0:Α1)，并仍然适用于本公开的原理。在本文，具有额外的元素的复合物将被称为合金。
[0025]在本说明书中，对本公开的原理的“一个实施例”或“实施例”以及其各种变型的引述意味着，结合该实施例所说明的特定特征、结构或特性被包括在本公开的原理的至少一个实施例中。因而，在说明书通篇的各个位置中出现的短语“在一个实施例中”或“在实施例中”以及任何其它变型不一定全部指的是同一实施例。
[0026]应理解，任何下列、“和/或”和“中的至少一个”的使用(例如，对于“A/B”、“A和/或B”和“A和B中的至少一个”的情况)旨在包含:只选择第一个所列出的选项(A)，或只选择第二个所列出的选项(B)，或两个选项都选(A和B)。另一个示例是，对于“A、B和/或C”以及“A、B和C中的至少一个”的情况，这样的短语旨在包含:只选择第一个所列出的选项(A)，或只选择第二个所列出的选项(B)，或只选择第三个所列出的选项(C)，或只选择第一个和第二个所列出的选项(A和B)，或只选择第一个和第三个所列出的选项(A和C)，或只选择第二个和第三个所列出的选项(B和C)，或三个选项都选(A、B和C)。对本领域及相关领域技术人员而言十分清晰的是，这可以扩展到列出了很多项的情况。
[0027]现在参考附图，其中相似标号代表相同或相似元素，并且从图1开始，示出了根据一个说明性示例的部分制造的场效应晶体管(FET) 10的截面图。FET 10包括衬底12、p掺杂层14、n型源区和漏区16、以及结电介质层17。虽然根据本公开原理描述和示出的结构尤其有用于n-FET，但是也可以调整掺杂改变和材料，在p-FET装置中实现本公开原理。在一个实施例中，衬底12可以包括II1-V晶片、硅材料或其它合适材料或晶片。
[0028]P掺杂层14可以包括P掺杂的InGaAs层，但是也可以使用其它II1-V材料。在常规装置中，源/漏(S/D)区一般包括使用外延形成的再生长的II1-V材料，其具有的通过注入工艺形成的图案化的掺杂区。
[0029]I1-VI材料(优选具有高带隙)可以用于S/D区16。具体地，可以使用诸如ZnO或其合金的η型材料。一般可以将ZnO施加到具有匹配功函数的II1-V材料。η型层16具有约IeV或更大的优选带隙，优选大于2.0eV。尽管ZnO可以用于代替InGaAs或其它II1-V材料，然而ZnO也可以用于代替例如Ge或类似材料上带隙小于IeV的半导体材料。
[0030]根据本公开原理，在P掺杂层14和η型区16之间形成结电介质层17。结电介质层17可以包括氧化铝，但是也可以使用例如氧化物或氮化物的其它电介质材料。其它电介质材料可以包括，例如，Hf02、Ti02、Si02、SiNx等。层17可以包括Al2O3,其可以通过以下工艺中的一种或多种来沉积或生长:化学气相沉积(CVD)、原子层沉积(ALD)、金属有机化学气相沉积(MOCVD)或任何其它合适的沉积工艺。层17优选为具有厚度在约0.5nm和1.3nm之间的沉积厚度的极薄层。层17提供了层/区14和16之间的结中的高带隙。
[0031]ZnO中η掺杂的范围直至2个原子百分比(例如，?5xl021/cm3) JnO掺杂剂可以包括Al、Ga、In等，优选为Al: ΖηΟ。可以通过以下工艺中的一种或多种来沉积或生长ZnO:外延、派射、原子层沉积(ALD)和金属有机化学气相沉积(M0CVD) οZnO优选地包括通过原子层沉积ALD沉积的n+ZnO: Al ^LD工艺在层17上形成S/D区16。此外，利用较好的化学计量控制可以获得S/D区16的较高掺杂浓度。区16中的较高掺杂浓度提供了p-n结中较大的Vbi (内部基极-地电压)(Internal Base-ground voltage)。在一个示例中，ALD工艺可以包括使用13周期Zn沉积对I周期Al沉积。S/D区的载流子浓度(电子密度)可以在约3xl02()Cm—3到约5xl021cm—3之间，对于掺铝氧化锌(2110:41)020)优选为约3.(^1021011—3(^0的高带隙能也能帮助降低电流泄漏。
[0032]η型材料16(例如，Ζη0:Α1)可以是晶体形式。这包括单晶结构并且可以包括多晶结构或其它晶体结构(微米晶、纳米晶等)。然而，层16的AZO材料也可以包括非晶相。在一个实施例中，层16的ZnO是非晶的。下面的层，例如P掺杂层16和衬底12，也优选为晶体，但是可以包括其它相。在尤其有用的实施例中，在Al2O3电介质层17上非晶地形成层16的ΖηΟ。
[0033]参考图2，通过形成例如Hf02、Al203或其它高介电常数材料的栅电介质22来进一步加工FET 10。之后形成栅电极24。栅电极24可以包括任何合适的高导电材料，例如Cu、Cr、Au、Ag等。还穿过电介质材料28在S/D区16上形成接触件26。接触件26可以包括比常规装置更宽范围的材料，即，更多兼容材料适于用作接触金属。例如，FET 1可以包括例如Al和Au的双层的金属接触件。可以将Al衬垫放置在S/D区16上，接着放置诸如Au或Pt的高导电材料。也构思了其它金属或金属的组合。可以将Al(或其它金属层)用作掺杂剂源，用于掺杂或进一步掺杂下部S/D区16。可以执行退火工艺以帮助用接触件金属掺杂S/D区16。
[0034]参考图3，示出了根据一个说明性示例的二极管50的截面图。二极管50包括衬底52、p掺杂层54、结层间电介质55和η型层56。虽然根据本公开原理描述和示出的结构尤其适用于η型二极管，但是可以调整掺杂改变和材料在P型装置中实现本公开原理。在一个实施例中，衬底52可以包括诸如InP的II1-V材料，但是也可以使用Si衬底以及其它材料。ρ掺杂层54可以包括P掺杂的InGaAs层，但是也可以使用其它II1-V材料。
[0035]根据本公开原理，结电介质层55形成在P掺杂层54和η型区56之间。结电介质层55可以包括氧化铝，但是也可以使用例如氧化物或氮化物的其它电介质。其它电介质材料可以包括，例如，Hf02、Ti02、Si02、SiNx等。层55可以包括Al2O3,其可以通过以下工艺中的一种或多种来沉积或生长:化学气相沉积(CVD)、原子层沉积(ALD)、金属有机化学气相沉积(MOCVD)或任何其它合适的沉积工艺。层55优选为具有厚度在约0.5nm和1.3nm之间的沉积厚度的极薄层。层55在层/区54和56之间的结中提供高带隙。
[0036]根据有用的实施例，可以将高带隙I1-VI材料用于η型层56。具体地，可以使用ZnO或ITO。ZnO优选地包括通过原子层沉积ALD沉积的η+ΖηΟ: Al，但是也可以使用例如MOCVD、溅射、外延等的其它形成工艺。ALD工艺形成层56以提供对包括层54的下面的层的较小表面损伤。此外，利用较好化学计量控制可以获得层56的较高掺杂浓度。在一个示例中，ALD工艺可以包括使用13周期Zn沉积对I周期Al沉积。层56的载流子浓度(电子密度)可以在约IxlO21Cnf3到约5xl021cm—3之间，对于掺铝氧化锌(2110:41)(420)优选地约3.(^1021011—3。层56可以包括在约5nm和50nm之间的厚度，优选地具有约30nm的厚度。
[0037]结电介质层55显著降低了二极管漏电。结电介质层55是在层56(例如，Ζη0:Α1)和层54 (例如，InGaAs)之间形成的中间层。
[0038]η型材料56(例如，Ζη0:Α1)可以包括单晶结构、多晶结构或其它晶体结构(微米晶、纳米晶等)。然而，层56的AZO材料(和层55)也可以包括非晶相。在电介质层55上形成层56时，可能需要层56的非晶生长，并且层56的ZnO是非晶的。下面的层，例如ρ掺杂层54和衬底52，也优选为晶体，但是也可以包括其它相。
[0039]在层56上形成接触件60。由于层56中材料的使用，接触件60可以包括比常规装置更宽范围的材料。例如，二极管50可以包括双层结构(例如，层57和58)的金属接触件，双层结构可以分别包括例如Al和Au。在层56上放置Al衬垫，随后放置诸如Au或Pt的高导电材料。也构思了其它金属或金属的组合。接触件60的Al可以用于掺杂ΖηΟ。接触件60的Al可以通过退火来增加AZO (层56)中的掺杂。
[0040]参考图4，电流密度相对于电压的图描绘了两个装置的结电流密度(mA/cm2)相对于装置电压(V)。在这种情形中，通过负电压下的电流密度的幅值来量化泄漏电流。两个装置都包括InP衬底和ρ掺杂InGaAs层。一个曲线70对应于包括在ρ掺杂层上形成并用作二极管的η掺杂层的30nm的AZO的装置。由Al和Au在AZO层上形成双层接触件。
[0041 ]另一曲线72对应于根据图3的结构的装置，其包括的30nm AZO，在ρ掺杂层和AZO之间形成有界面Al2O3电介质层。由Al和Au在AZO层上形成双层接触件。如图中可见的，根据仅ΑΖ0(η+Ζη0: Al)的曲线70响应的装置具有比对应于AZO以及界面Al2O3电介质层的曲线72的装置大的泄漏电流。曲线70中装置的泄漏电流比曲线72中装置的泄漏电流大1-2个数量级。界面Al2O3电介质层显著地降低了泄漏电流。
[0042]参考图5，电流密度相对于电压的图描绘了两个装置的结电流密度(mA/cm2)相对于装置电压(V)。在这种情形中，通过负电压下的电流密度的幅值来量化泄漏电流。两个装置都包括InP衬底和ρ掺杂InGaAs层。一个曲线80对应于包括在ρ掺杂InGaAs层上形成并用作二极管的η掺杂层的n+InGaAs层的装置。在n+InGaAs层上形成Ti/Pa/Au接触层。
[0043]另一曲线82对应于根据图3的结构的装置，其包括30nmAZO，在ρ掺杂层和AZO之间形成有界面Al2O3电介质层(厚度0.8nm)。由Al和Au在AZO层上形成双层接触件。如图中可见的，根据曲线80响应的装置具有比对应于AZO以及界面Al2O3电介质层的曲线82的装置大得多的泄漏电流。曲线80中装置的泄漏电流比曲线82中装置的泄漏电流大I至接近3个数量级。包括界面Al2O3电介质层的结构显著地降低了泄漏电流。
[0044]参考图6，电流-电压(1-V)图描绘了具有不同厚度的界面电介质层(在该情形中为Al2O3)的装置的装置电流(安)相对于栅电压(伏)。一个迹线90对应于具有0.6nm的界面电介质层厚度的装置。另一迹线92对应于具有0.8nm的界面电介质层厚度的装置。另一迹线94对应于具有1.1nm的界面电介质层厚度的装置。另一迹线96对应于具有1.3nm的界面电介质层厚度的装置。
[0045]在这种情形中，通过负电压下的电流密度的幅值来量化泄漏电流。在约0.5nm和约
1.3nm之间的厚度范围表现出超过常规装置的改进性能，并且在约0.6nm和约1.0nm之间的厚度范围中具有最佳性能。
[0046]参考图7，示出了根据说明性实施例的用于形成半导体装置的方法。在一些替代实施方式中，框中标示的功能可以不按照图中示出的顺序来发生。例如，取决于所涉及的功能，连续示出两个框可能事实上基本同时执行，或者框有时可以以相反顺序执行。应当注意，可以通过执行特定功能或动作的或进行专用硬件和计算机指令的组合的基于专用硬件的系统来实现框图和/或流程图中每个框以及框图和/或流程图中框的组合。
[0047]在框202中，在例如II1-V衬底(例如，InP)、Si衬底、Ge衬底等的衬底上生长或形成P掺杂层。P掺杂层优选地包括111-V材料。II1-V材料可以包括，例如，InP、InAs、AlAs、A1N、GaN、InN、AlP、GaP、InP、AlAs、GaAs、InAs等，或例如 InGaAs、AlGaAs等的三元复合物。
[0048]在框204中，在ρ掺杂层上形成电介质中间层。电介质中间层可以包括氧化物或氮化物。电介质材料可以包括，例如，Hf02、Ti02、Si02、SiNx等，并且在尤其有用的实施例中，可以使用AI2O3。电介质中间层包括形成具有在约0.5nm和约1.3nm之间的厚度的极薄层。如果电介质中间层包括氧化招，优选在约0.6nm和约I.0nm之间的厚度。可以通过ALD形成电介质中间层，但是也可以使用其它工艺。
[0049]在框206中，形成包括诸如ZnO或ITO的高带隙掺杂I1-VI材料的η型层，其通过使用例如ALD工艺、M0CVD、溅射、外延生长等在电介质中间层上形成。η型层形成为具有(或将要处理为具有)在约111021现3到约511021011—3之间的载流子浓度，优选地约为311021011—3。这是由于材料和其形成工艺。ALD是优选的并且导致对下面的层的最小表面损伤。η型层可以是非晶的。
[0050]在框208中，η型层被处理以形成半导体装置。所述处理可以包括对η型层进行图案化、退火、激活、掺杂等，以形成场效应晶体管的源区和漏区或形成二极管结。
[0051]在框210中，形成接触层或多个接触层。接触层可以包括在η型层上形成的铝接触层。铝接触层可以是与沉积在其上的其它金属或多个金属的双层的一部分。接触层可以用作对η型层(和/或界面层)的掺杂剂源。在框212中，装置还可以被进一步处理以形成栅结构、金属化等。
[0052]已经描述了用于降低半导体装置中的泄漏电流的结中层间电介质的优选实施例(其旨在说明性的而不是限制性的)，应当注意，本领域技术人员根据以上教导可以做出修改和变形。因此，应当理解，可以对公开的具体实施例做出修改，这也在所附权利要求限定的本发明的范围内。因此，已经以专利法所要求的细节和特征描述了本发明的方面，所要求和期望被专利保护的内容在所附权利要求中进行阐述。
【主权项】
1.一种半导体装置，包括: 衬底； P掺杂层，所述P掺杂层在所述衬底上，包括掺杂的II1-V材料； 电介质中间层，所述电介质中间层形成在所述P掺杂层上；以及η型层，所述η型层形成在所述电介质中间层上，所述η型层包括高带隙I1-VI材料以形成电子装置。2.如权利要求1所述的半导体装置，其中所述η型层包括掺杂的ΖηΟ。3.如权利要求1所述的半导体装置，其中所述电介质中间层包括具有在约0.5nm和约1.3nm之间的厚度的极薄层。4.如权利要求1所述的半导体装置，其中所述电介质中间层包括氧化物或氮化物中的一种。5.如权利要求1所述的半导体装置，其中所述电介质中间层包括氧化铝。6.如权利要求1所述的半导体装置，其中氧化铝电介质中间层包括在约0.6nm和约1.0nm之间的厚度。7.如权利要求1所述的半导体装置，其中所述η型层形成场效应晶体管的源区和漏区。8.如权利要求1所述的半导体装置，其中所述η型层形成二极管结。9.一种半导体装置，包括: 衬底； P掺杂层，所述P掺杂层在所述衬底上，包括掺杂的II1-V材料； 极薄的电介质中间层，所述极薄的电介质中间层形成在所述P掺杂层上并具有小于1.3nm的厚度； η型层，所述η型层形成在所述电介质中间层上，所述η型层包括掺杂铝的ZnO材料以形成电子装置；以及 接触件，所述接触件形成在所述η型层上。10.如权利要求9所述的半导体装置，其中所述电介质中间层包括氧化物或氮化物中的一种。11.如权利要求9所述的半导体装置，其中所述电介质中间层包括氧化铝。12.如权利要求11所述的半导体装置，其中氧化铝电介质中间层包括在约0.6nm和约1.0nm之间的厚度。13.如权利要求9所述的半导体装置，其中所述η型层形成场效应晶体管的源区和漏区。14.如权利要求9所述的半导体装置，其中所述η型层形成二极管结。15.如权利要求9所述的半导体装置，其中所述接触件包括铝。16.—种用于形成半导体装置的方法，包括: 在衬底上形成包括掺杂的II1-V材料的P掺杂层； 在所述P掺杂层上形成电介质中间层； 在所述电介质中间层上形成包括高带隙I1-VI材料的η型层；以及 处理所述η型层以形成装置。17.如权利要求16所述的方法，其中形成所述η型层包括形成掺杂的ZnO层。18.如权利要求16所述的方法，其中形成所述电介质中间层包括形成具有在约0.5nm和约1.3nm之间的厚度的极薄层。19.如权利要求16所述的方法，其中所述电介质中间层包括具有在约0.6nm和约1.0nm之间的厚度的氧化铝。20.如权利要求16所述的方法，其中处理所述η型层以形成装置包括下列之一:形成场效应晶体管的源区和漏区，或形成二极管结。
【文档编号】H01L21/336GK105895668SQ201610081031
【公开日】2016年8月24日
【申请日】2016年2月5日
【发明人】J·P·德索扎, K·E·弗格尔, J·吉姆, D·K·萨达纳, B·A·瓦卡塞尔
【申请人】国际商业机器公司