一种基于通用esop8引线框架的多芯片封装结构的制作方法
【专利摘要】本发明公开了一种基于通用ESOP8引线框架的多芯片封装结构，包括ESOP8引线框架基岛，所述ESOP8引线框架基岛的上端面分别设置有第一芯片和覆铜绝缘层；所述覆铜绝缘层包括依次水平贴装的绝缘胶层、绝缘基材层、铜箔层以及点胶层；所述铜箔层由多块相互独立的铜箔片构成；每块所述铜箔上分别设置有第二芯片。本发明的封装结构解决了通用ESOP引线框架单基岛无法实现多芯片封装，同时也解决了绝缘胶工艺漏电问题。在生产环节无需增加其他设备也无需增加生产工装夹具，最大程度利用现有资源，节约成本。在市面上该方案为终端客户提供多芯片集成方案，实现成本及组装空间最小化，提高了产品竞争力。
【专利说明】
一种基于通用ES0P8引线框架的多芯片封装结构
技术领域
[0001]本发明涉及一种基于通用ES0P8引线框架的多芯片封装结构。
【背景技术】
[0002]目前，现有ES0P8封装为了提高封装散热性，封装采取引线框架基岛下沉裸露在塑封体底部以便散热。虽然提高了了封装散热性，但该封装由于引线框架基岛裸露在塑封体夕卜，对引线框架多基岛多芯片方案无法可靠实现。目前，ES0P8封装所用引线框架市面上均为单基岛方案。如附图1所示，在多芯片封装领域，由于第一芯片11、第二芯片21、第三芯片22的衬底不能共基岛相连，无法实现此类多芯片封装。
[0003]在单基岛方案框架上，虽然理论上可以采用绝缘胶工艺实现衬底隔离进而实现多芯片封装，但实际存在以下两个生产可靠性问题:
[0004]I)点胶工艺绝缘胶厚度无法管控，如图2a、图2b、图2c、图2d、图2e为生产随机选取测量胶体厚度，从测量数据来看点胶工艺厚度2.2um?24.2um不等。绝缘胶工艺中由于导电粒子迀移当绝缘胶厚度小于5um会导致绝缘芯片与基岛之间产生漏电。2)目前在制作引线框架工艺中基岛存在5um?1um毛刺凸尖现象，如点胶工艺中遇到基岛毛刺凸尖芯片衬底极有可能与基岛导通，多芯片功能失效。综上:ES0P8封装所用引线框架及目前生产工艺无法实现可靠的多芯片封装。
【发明内容】
[0005]本发明目的是针对现有技术存在的缺陷提供一种基于通用ES0P8引线框架的多芯片封装结构。
[0006]本发明为实现上述目的，采用如下技术方案:一种基于通用ES0P8引线框架的多芯片封装结构，包括ES0P8引线框架基岛，所述ES0P8引线框架基岛的上端面分别设置有第一芯片和覆铜绝缘层;所述覆铜绝缘层包括依次水平贴装的绝缘胶层、绝缘基材层、铜箔层以及点胶层;所述铜箔层由多块相互独立的铜箔片构成;每块所述铜箔上分别设置有第二芯片;所述绝缘基材层的耐热性为260 °C?300 0C，玻璃化温度Tg在130 °C以上，热膨胀系数量级在I O—6。
[0007]进一步的，所述绝缘基材采用多孔点胶方式进行点胶贴装。
[0008]本发明的有益效果:本发明的封装结构解决了通用ESOP引线框架单基岛无法实现多芯片封装，同时也解决了绝缘胶工艺漏电问题。在生产环节无需增加其他设备也无需增加生产工装夹具，最大程度利用现有资源，节约成本。在市面上该方案为终端客户提供多芯片集成方案，实现成本及组装空间最小化，提高了产品竞争力。
[0009]本发明的封装结构的封装成本较低。由于市面上柔性绝缘基板大量运用，价格低廉，本发明提出一种封装结构，可基于通用引线框架实现多芯片封装，对无力承担高额开模费用的企业来说无论是制造可行性还是成本可行性，是一种较合理的方案，大大降低了生产成本。
【附图说明】
[0010]图1为传统的ES0P8弓丨线框架封装结构示意图。
[0011 ]图2a至2e为传统点胶工艺绝缘胶厚度随机测量示意图。
[0012]图3a为本发明ES0P8引线框架封装结构俯视图结构示意图。
[0013]图3b为本发明ES0P8引线框架封装结构主视图结构示意图。
[0014]图3c为本发明中的覆铜绝缘层结构示意图。
[0015]图4为本发明中覆铜绝缘基板的划分示意图。
[0016]图5为本发明中覆铜绝缘基板的产品扫描结果示意图。
[0017]图6为本发明中覆铜绝缘基板的设备数据控制图。
[0018]图7为本发明的生产工艺实景图。
【具体实施方式】
[0019]图3a至图3c所示，公开了一种基于通用ES0P8引线框架的多芯片封装结构，包括ES0P8引线框架基岛2，所述ES0P8引线框架基岛2的上端面分别设置有第一芯片31和覆铜绝缘层32;所述覆铜绝缘层32包括依次水平贴装的绝缘胶层321、绝缘基材层322、铜箔层323以及点胶层324;所述铜箔层323由多块相互独立的铜箔片构成;每块所述铜箔上分别设置有第二芯片33。
[0020]该方案可利用现有传统引线框架点胶工艺实现，无需增加特殊设备也无需增加工装夹具。只需在划片和装片工序环节:对绝缘基板按规格进行划分;如图4所示覆铜绝缘基板的划分;对划分好的绝缘基板按图纸进行贴装，如图5所示。
[0021 ]对于覆铜绝缘基板的选材，本发明的绝缘基材层的耐热性为260°C?300 V，玻璃化温度Tg在130°C以上，热膨胀系数量级在10—6。由于IC封装产品要经过几次175°C高温固化，可见，绝缘基材的耐高温特性和膨胀系数最为关键。而市面上如FR-4覆铜基板、高性能CAF、BT等电子级覆铜绝缘基板可根据不同需求选择相应材质。如选材温度系数与其它材料差异较大，IC产品将产生分层导致产品报废。该方案经过生产反复试验及数据对比，得出最优绝缘基板，确保产品无分层。图6为产品扫描结果:从图中可以看出产品无分层现象。
[0022]在贴装覆铜绝缘基板时需控制点胶量均匀，使绝缘基材保持水平不倾斜。该方案在设备点胶工艺上采用多孔点胶方式进行点胶，以确保绝缘基材水平，经试验倾斜度可以控制±3°。
[0023]为了阐述简洁，以下是以单芯片为例介绍本封装结构关键生产工艺控制情况:
[0024]覆铜绝缘基板贴装在通用引线框架上:从设备数据控制图上，如图7可以看出覆铜绝缘基板控制在±30um以内，能较好的满足工艺要求±50um以内。
[0025]在覆铜绝缘基板上点胶:此环节需控制第二次点胶需保证在覆铜绝缘基板中心位置。
[0026]功能芯片贴装:此环节功能芯片需保证较小的倾斜度，否则会对焊线环节造成影响。
[0027]芯片与框架焊线互连:本环节作为关键工序最后一步，也是整个环节最为关键工序。需保证焊点推拉力达到工艺管控指标。
[0028]以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种基于通用ES0P8引线框架的多芯片封装结构，其特征在于，包括ES0P8引线框架基岛，所述ES0P8引线框架基岛的上端面分别设置有第一芯片和覆铜绝缘层;所述覆铜绝缘层包括依次水平贴装的绝缘胶层、绝缘基材层、铜箔层以及点胶层;所述铜箔层由多块相互独立的铜箔片构成;每块所述铜箔上分别设置有第二芯片;所述绝缘基材层的耐热性为2600C?300 0C，玻璃化温度Tg在130 °C以上，热膨胀系数量级在10-6。2.如权利要求1所述的一种基于通用ESOP8引线框架的多芯片封装结构，其特征在于，所述绝缘基材层采用多孔点胶方式进行点胶贴装。
【文档编号】H01L23/495GK105932005SQ201610204842
【公开日】2016年9月7日
【申请日】2016年4月1日
【发明人】刘桂芝, 付强, 罗卫国
【申请人】无锡麟力科技有限公司