终止结构及其制作方法
【专利摘要】一种半导体装置包括：屏蔽栅极SHG晶体管，其位于衬底的有源区域中，所述有源区域由终止区域环绕；及第一多晶硅层，其位于所述SHG晶体管中。所述第一多晶硅层在所述终止区域上方延伸并进入所述终止区域中。
【专利说明】
终止结构及其制作方法
技术领域
[0001] 本发明一般来说设及半导体装置，且更特定来说，设及半导体装置的终止结构及 其制作方法。
【背景技术】
[0002] 功率半导体装置可包含分裂栅极结构，所述分裂栅极结构进一步包含垂直金属氧 化物半导体(MOS)晶体管。垂直MOS晶体管包含沟槽、位于所述沟槽下方的漏极区域、位于所 述沟槽中的屏蔽多晶娃、位于所述沟槽中在所述屏蔽多晶娃上方的栅极，W及源极区域。运 些垂直MOS晶体管形成于单元区域处W提供所要功能。所述单元区域由终止区域环绕。所述 终止区域处的击穿电压需高于所述单元区域处的击穿电压。在一些现有功率半导体装置的 分裂栅极结构中，在终止区域处延伸的源极金属层充当场板，其起作用W增加终止区域处 的击穿电压。
【发明内容】
[0003] 根据本发明的一些实施例，一种半导体装置包括:屏蔽栅极(SHG)晶体管，其位于 衬底的有源区域中，其中所述有源区域由终止区域环绕;且所述装置包括第一多晶娃层，其 位于所述細G晶体管中。所述第一多晶娃层在所述终止区域上方延伸并进入所述终止区域 中。
[0004] 根据本发明的又一些实施例，一种制作半导体装置的方法包括:在衬底的有源区 域中形成沟槽，其中所述有源区域由终止区域环绕;及在所述沟槽中形成经图案化第一多 晶娃层，所述经图案化第一多晶娃层在所述终止区域上方延伸并进入所述终止区域中。
[0005] 根据本发明的一些实施例，一种制作半导体装置的方法包括:在衬底的有源区域 中形成沟槽，其中所述有源区域由终止区域环绕;在所述沟槽中形成经图案化第一多晶娃 层;及使用所述经图案化第一多晶娃层作为掩模来在所述衬底中形成第一经渗杂区域及第 二经渗杂区域。
【附图说明】
[0006] 图IA到II是展示根据本发明的实施例的形成半导体装置的方法的示意性横截面 图；
[0007] 图IJ是根据本发明的实施例的半导体装置的示意性横截面图；及
[000引图2A到2G是展示根据本发明的另一实施例的形成半导体装置的方法的示意性横 截面图。
【具体实施方式】
[0009]图IA到II是展示根据本发明的实施例的形成半导体装置的方法的示意性横截面 图。在一些实施例中，所述半导体装置充当功率半导体装置，其包含屏蔽栅极晶体管。
[0010] 参考图lA，提供衬底11。衬底11包含重渗杂N型层及轻渗杂N型外延层，所述轻渗杂 N型外延层位于所述重渗杂层上方。在一实施例中，衬底11包含重渗杂P型层及轻渗杂P型外 延层，所述轻渗杂P型外延层位于所述重渗杂P型层上方。在另一实施例中，衬底11包含轻渗 杂N型外延层及重渗杂N型层，所述重渗杂N型层位于所述轻渗杂N型层上方。在又一实施例 中，衬底11包含轻渗杂P型外延层及重渗杂P型层，所述重渗杂P型层位于所述轻渗杂P型层 上方。
[0011] 在衬底11包含位于重渗杂N型层上方的轻渗杂N型外延层的实施例中，所述重渗杂 层具有大约为IOi9Cnf3或更高的浓度，且所述轻渗杂N型外延层具有大约为IOi6Cnf 3到IQi7Cm ^的浓度。所述轻渗杂N型外延层充当正在制作的所述半导体装置的漏极区域。此外，衬底11 包含晶片，所述晶片具有大约为725微米(Ml)的厚度。
[0012] 第一绝缘层13接着通过(举例来说)沉积过程而形成于衬底11上，所述沉积过程为 例如化学气相沉积(CVD)过程。第一绝缘层13的材料包含氧化娃。第一绝缘层13的厚度大约 为2000 巧(A).，
[0013] 经图案化第一光致抗蚀剂(PR)层15通过光刻过程而形成于第一绝缘层13上，从而 暴露第一绝缘层13的一部分。
[0014] 参考图1B，第一绝缘层13的经暴露部分接着在使用经图案化第一 PR层15作为掩模 的蚀刻过程中被移除，从而产生经图案化第一绝缘层13'。随后，经图案化第一PR层15被移 除。
[0015] 沟槽17接着通过(举例来说)使用经图案化第一绝缘层13'作为掩模的蚀刻过程或 适合过程而形成于衬底11中。经图案化第一绝缘层13'随后被移除。沟槽17位于正在制作的 所述半导体装置的终止区域处或附近，如稍后将论述。沟槽17具有大约为2WI1到如m的深度。
[0016] 参考图1C，第二绝缘层19通过(举例来说)热过程而形成于衬底11与沟槽17上，从 而产生基本上保形层。针对30伏(V)应用，第二绝缘层19的厚度大约为1撕0 A，或针对IOOV 应用，所述厚度大约为3000 A到4000 A。第二绝缘层19的材料包含氧化娃。
[0017] 第一多晶娃层31接着通过(举例来说)沉积过程与原位(in-si化)渗杂而形成于第 二绝缘层19上，从而填充沟槽17。第一多晶娃层31的厚度大约为10,000 A到15海00 A。在原 位渗杂中使用的渗杂剂包含(举例来说)憐。所述渗杂剂的浓度大约为IO2Vf3到IO2Icnf 3D
[0018] 经图案化第二PR层33通过光刻过程而形成于第一多晶娃层31上，从而暴露第一多 晶娃层31的一部分。
[0019] 参考图1D，经图案化第一多晶娃层31'及经图案化第二绝缘层19'被形成。具体来 说，经图案化第一多晶娃层31'通过使用经图案化第二PR层33作为掩模的回蚀过程而形成。 随后，经图案化第二PR层33被移除，且接着经图案化第二绝缘层19'通过(举例来说)湿式蚀 刻过程而形成。因此，凹部18形成于沟槽17所在的衬底11中，从而暴露沟槽17中经图案化第 一多晶娃层31'的一部分及经图案化第二绝缘层19 '的一部分。
[0020] 参考图化，第=绝缘层37通过(举例来说)热过程而形成于经图案化第一多晶娃层 31'、经图案化第二绝缘层19'及衬底11上。第=绝缘层37的材料包含氧化娃，且第=绝缘层 37的厚度大约为500 Ad
[0021] 经图案化第二多晶娃层39接着通过(举例来说)沉积过程后续接着蚀刻过程而形 成于凹部18中的第=绝缘层37上。第二多晶娃层39充当正在制作的所述半导体装置的栅极 电极。经图案化第二多晶娃层39的厚度大约为10,说)0 A。
[0022] 参考图1F，第一经渗杂区域53通过植入过程后续接着驱入(drive-in)过程而形成 于衬底11中，所述植入过程及所述驱入过程两者均使用经图案化第一多晶娃层31'作为掩 模。所述植入过程中所使用的渗杂剂包含P型渗杂剂，所述P型渗杂剂具有大约为lotions/ cm2的剂量。所述驱入过程包含热过程，且驱入深度大约为Iiim。第一经渗杂区域53充当正在 制作的所述半导体装置的本体区域。
[0023] 第二经渗杂区域57接着通过植入过程后续接着驱入过程而形成于衬底11中，所述 植入过程及所述驱入过程两者均使用经图案化第一多晶娃层31'作为掩模。所述植入过程 中所使用的渗杂剂包含N型渗杂剂，所述N型渗杂剂具有大约为l〇i6ions/cm2的剂量。所述驱 入过程包含热过程，且驱入深度大约为0.25皿到0.3皿。第二经渗杂区域57充当正在制作的 所述半导体装置的源极区域。第一经渗杂区域53基本上安置于第二经渗杂区域57下面。
[0024] 参考图1G，内层电介质（ILD)层59通过沉积过程而形成于第S绝缘层37及第二多 晶娃层39上。接下来，经图案化第SPR层79通过光刻过程而形成于ILD氧化物层59上，从而 暴露ILD氧化物层59的部分。
[0025] 参考图IHJLD氧化物层59的经暴露部分被蚀刻，所述蚀刻使用经图案化第SPR层 79作为掩模。当蚀刻ILD氧化物层5卵寸，第=绝缘层37、经图案化第一绝缘层13'及第一经渗 杂区域53也同时被蚀刻，从而暴露经图案化第一多晶娃层31'及第一经渗杂区域53。随后， 经图案化第SPR层79被移除。
[00%]接下来，第=经渗杂区域61通过植入过程而形成于第二经渗杂区域57中。所述植 入过程中所使用的渗杂剂的材料包含P+型渗杂剂。
[0027] 参考图II，金属层69通过(举例来说)沉积过程而基本上形成于ILD氧化物层59上， 从而产生半导体装置10。金属层69经由区域61、第二经渗杂区域57及经图案化第一多晶娃 层31'而与第一经渗杂区域53接触。金属层69包含侣(Al)或铜(Cu),且金属层69的厚度大约 为4WI1至化Ml。图II中所展示的半导体装置10包含功率半导体装置，例如功率金属氧化物半 导体场效应晶体管(M0SFET)。半导体装置10在有源区域中包含屏蔽栅极(SHG)晶体管83,所 述有源区域由终止区域81环绕。所述有源区域指的是有源装置可形成于其中的区域，而终 止区域81指的是大体不具有有源装置且用W给有源区域提供保护的区域。
[0028] 经图案化第一多晶娃层31'在终止区域81上方延伸并进入所述终止区域中。延伸 的经图案化第一多晶娃层31'充当场板W增加半导体装置10的终止区域81处的击穿电压。 如先前所论述，在形成第一经渗杂区域53、第二经渗杂区域57期间，经图案化第一多晶娃层 31'充当掩模。
[0029] 图IJ是根据本发明的实施例的半导体装置20的示意性横截面图。如图IJ中所展 示，半导体装置20类似于参考图IG所描述及图解说明的半导体装置10,惟(举例来说)填充 W经图案化第一多晶娃层31'的至少一个沟槽85安置于终止区域81处除外。至少一个沟槽 85起作用W进一步增加半导体20的终止区域81处的击穿电压。
[0030] 图2A到2G是展示根据本发明的另一实施例的形成半导体装置的方法的示意性横 截面图。
[0031] 参考图2A，衬底11、经图案化第一绝缘层13'、第二绝缘层19及第一多晶娃层31已 在图IA到IB中描述并图解说明，且因此不再详细地论述。然而，与图IA及IB的实施例相比， 经图案化第一绝缘层13'被保留。如图2A中所图解说明，在形成第一多晶娃层31之后，经图 案化第二PR层33通过光刻过程而形成于第一多晶娃层31上，从而暴露第一多晶娃层31的一 部分。
[0032] 参考图2B，经图案化第一多晶娃层31'及经图案化第二绝缘层19'被形成。具体来 说，经图案化第一多晶娃层31'通过使用经图案化第二PR层33作为掩模的回蚀过程而形成。 随后，经图案化第二PR层33被移除，且接着经图案化第二绝缘层19'通过(举例来说)湿式蚀 刻过程而形成。因此，凹部18形成于沟槽17所处的衬底11中，从而暴露沟槽17中经图案化第 一多晶娃层31'的一部分及经图案化第二绝缘层19'的一部分，W及经图案化第一绝缘层 13'的一部分。
[0033] 参考图2C，第=绝缘层37通过(举例来说)热过程而形成于经图案化第一多晶娃层 31'、经图案化第二绝缘层19'及衬底11上。第=绝缘层37的材料为氧化娃，且第=绝缘层37 的厚度大约为500 A。
[0034] 经图案化第二多晶娃层39接着通过(举例来说)沉积过程后续接着蚀刻过程而形 成于凹部18中的第=绝缘层37上。经图案化第二多晶娃层39充当正在制作的所述半导体装 置的栅极电极。经图案化第二多晶娃层39的厚度大约为10,000 A。
[0035] 参考图2D，第一经渗杂区域33通过(举例来说)植入过程后续接着驱入过程而形成 于衬底11中，所述植入过程及所述驱入过程两者均使用经图案化第一多晶娃层31'作为掩 模。所述植入过程中所使用的渗杂剂包含P型渗杂剂，所述P型渗杂剂具有大约为lotions/ cm2的剂量。所述驱入过程包含热过程，且驱入深度大约为Iiim。第一经渗杂区域53充当正在 制作的所述半导体装置的本体区域。
[0036] 第二经渗杂区域57接着通过(举例来说)植入过程后续接着驱入过程而形成于衬 底11中，所述植入过程及所述驱入过程两者均使用第一多晶娃层31'作为掩模。所述植入过 程中所使用的渗杂剂包含N型渗杂剂，所述N型渗杂剂具有大约为l〇i6ions/cm2的剂量。所述 驱入过程包含热过程，且驱入深度大约为0.25WI1到0.3皿。第二经渗杂区域57充当正在制作 的所述半导体装置的源极区域。
[0037] 参考图2E，内层电介质（ILD)层59通过(举例来说)沉积过程而形成于第S绝缘层 37及第二多晶娃层39上。接下来，经图案化第SPR层79通过光刻过程而形成于ILD氧化物层 59上，从而暴露ILD氧化物层59的部分。
[0038] 参考图2F，ILD氧化物层59的经暴露部分被蚀刻，所述蚀刻使用经图案化第SPR层 79作为掩模。当蚀刻ILD氧化物层5卵寸，第=绝缘层37、经图案化第一绝缘层13'及第一经渗 杂区域53也同时被蚀刻，从而暴露经图案化第一多晶娃层31'及第一经渗杂区域53,其中蚀 刻在虚线附近停止。
[0039] 接下来，第=经渗杂区域61通过(举例来说)植入过程而形成于第一经渗杂区域53 中。所述植入过程中所使用的渗杂剂包含P+型渗杂剂。经暴露第一经渗杂区域53接着被进 一步蚀刻，从而暴露衬底11。随后，经图案化第SPR层79被移除。
[0040] 参考图2G，金属层69通过(举例来说)沉积过程而形成，从而填充经暴露经图案化 第一多晶娃层31'及经暴露衬底11。有效地，半导体装置10'被形成。金属层69包含Al或Cu, 且金属层69的厚度大约为4皿到6皿。
[0041] 图2G中所展示的半导体装置10'包含功率半导体装置，举例来说，功率M0SFET。半 导体10'在有源区域中包含屏蔽栅极(SHG)晶体管83,所述有源区域由衬底11的终止区域81 环绕。第一多晶娃层31'在终止区域81上方延伸并进入所述终止区域中。延伸的第一多晶娃 层31'充当场板，其增加半导体10'的终止区域81处的击穿电压。安置于终止区域81处的第 一绝缘层13'增加半导体装置10'的终止区域81处的击穿电压，运是因为所述终止区域处的 耗尽区域被延伸。
[0042]半导体10'的金属层69与衬底11(例如N型衬底)接触，从而在接触区域88处产生肖 特基(Schottky)二极管方案。接触区域88处的所述肖特基二极管方案使得半导体装置10' 能够在反向击穿期间耗费较少功率，并增强半导体装置10'的切换功能。
【主权项】
1. 一种半导体装置，其包括： 屏蔽栅极SHG晶体管，其位于衬底的有源区域中，所述有源区域由终止区域环绕;及 第一多晶硅层，其位于所述SHG晶体管中，所述第一多晶硅层在所述终止区域上方延伸 并进入所述终止区域中。2. 根据权利要求1所述的半导体装置，其进一步包括第二多晶硅层，所述第二多晶硅层 位于所述SHG晶体管中，其中所述第二多晶硅层充当所述SHG晶体管的栅极，且所述第一多 晶硅层充当所述半导体装置的场板。3. 根据权利要求1所述的半导体装置，其进一步包括金属层，所述金属层与所述衬底接 触。4. 根据权利要求3所述的半导体装置，其中所述衬底为N型的。5. 根据权利要求1所述的半导体装置，其进一步包括所述终止区域处的至少一个沟槽。6. 根据权利要求5所述的半导体装置，其中所述至少一个沟槽填充有所述第一多晶硅。7. 根据权利要求1所述的半导体装置，其进一步包括所述终止区域处的所述衬底上的 绝缘层。8. -种制作半导体装置的方法，所述方法包括： 在衬底的有源区域中形成沟槽，所述有源区域由终止区域环绕;及 在所述沟槽中形成经图案化第一多晶硅层，所述经图案化第一多晶硅层在所述终止区 域上方延伸并进入所述终止区域中。9. 根据权利要求8所述的方法，其进一步包括在所述衬底上于所述终止区域处形成经 图案化第一绝缘层。10. 根据权利要求9所述的方法，其进一步包括形成经图案化第二绝缘层，所述经图案 化第二绝缘层在所述第一绝缘层上方延伸到所述终止区域。11. 根据权利要求8所述的方法，其进一步包括： 在所述沟槽中形成经图案化第二多晶硅层;及 使用所述经图案化第一多晶硅层作为掩模而在所述衬底中形成第一经掺杂区域及第 二经掺杂区域。12. 根据权利要求11所述的方法，其进一步包括： 形成金属层，所述金属层与所述衬底接触。13. 根据权利要求12所述的方法，其中所述衬底为N型的。14. 一种制作半导体装置的方法，所述方法包括： 在衬底的有源区域中形成沟槽，所述有源区域由终止区域环绕； 在所述沟槽中形成经图案化第一多晶硅层;及 使用所述经图案化第一多晶硅层作为掩模而在所述衬底中形成第一经掺杂区域及第 二经掺杂区域。15. 根据权利要求14所述的方法，其中所述经图案化第一多晶硅层在所述终止区域上 方延伸并进入所述终止区域中。16. 根据权利要求14所述的方法，其进一步包括在所述衬底上于所述终止区域处形成 经图案化第一绝缘层。17. 根据权利要求16所述的方法，其进一步包括形成经图案化第二绝缘层，所述经图案 化第二绝缘层在所述第一绝缘层上方延伸到所述终止区域。18. 根据权利要求14所述的方法，其进一步包括在所述沟槽中形成经图案化第二多晶 娃层。19. 根据权利要求14所述的方法，其进一步包括形成金属层，所述金属层与所述衬底接 触。
【文档编号】H01L21/336GK105981144SQ201380082040
【公开日】2016年9月28日
【申请日】2013年12月16日
【发明人】庄乔舜, 林哲雍, 陈开宇, 黃正鑫
【申请人】达尔科技股份有限公司