半导体器件制作方法、半导体器件及电子装置的制造方法
【专利摘要】本发明提供一种半导体器件的制作方法，其包括：a：提供半导体衬底，在所述半导体衬底上形成虚拟栅极氧化层和虚拟栅极，以及在所述虚拟栅极氧化层和虚拟栅极两侧形成的介质层，去除所述虚拟栅极氧化层和虚拟栅极以形成沟槽；b：在所述沟槽底部和侧壁上形成栅极介电层；c：向所述沟槽填充金属材料，形成金属栅极，其中，位于沟槽底部的栅极介电层的介电常数高于位于所述沟槽侧壁的栅极介电层的介电常数。本发明提出的半导体器件的制作方法，一方面由于覆盖栅极侧墙的栅极介电层介电常数较小，可以减小源/漏和金属栅极之间的寄生电容，另一方面，由于位于栅极下方的栅极介电层介电常数相对较高仍然可以有效减小漏电流。
【专利说明】
半导体器件制作方法、半导体器件及电子装置
技术领域
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件制作方法、半导体器件及电子装置。
【背景技术】
[0002]随着半导体技术的发展，集成电路尤其是超大规模集成电路中的主要器件金属-氧化物-半导体场效应晶体管(简称M0SFET)的几何尺寸一直在不断缩小，器件关键尺寸已缩小到0.1 ym的特征尺寸以下，栅介质等效氧化物厚度已小至纳米数量级，使用二氧化硅(Si02)层作为栅极介质的工艺已经达到其物理电气特性的极限，在65nm工艺的晶体管中的二氧化硅层已经缩小到5个氧原子的厚度。作为阻隔栅极和下层的绝缘体，二氧化硅层已经不能再进一步缩小了，否则产生的漏电流会让晶体管无法正常工作。为此，现有技术已提出的解决方案是，采用金属栅和高介电常数(K)栅介质替代传统的重掺杂多晶硅栅和Si02 (SS1N)栅介质。
[0003]金属栅和高K介质的形成方法分为很多种，主要分为先栅极(gate first)和后栅极(gate last)，其中后栅极又分为先高K (high Kfirst)和后高K (high K last)。前栅工艺的特点是在对硅片进行漏/源区离子注入操作以及随后的高温退火工艺完成之后再形成金属栅极；与此相对的后栅工艺的特点是在对硅片进行漏/源区离子注入操作以及随后的退火工艺完成之前便生成金属栅极。
[0004]目前，高K和后栅极工艺广泛应用于32/28nm及以下技术节点，然而，虽然使用金属栅和高K介质替代传统的重掺杂多晶硅栅和Si02(或S1N)栅介质可解决漏电问题，但是人们发现覆盖栅极侧墙的高K介质会增加源/漏和金属栅极之间的寄生电容，进而影响器件的开/关速度和性能。
[0005]因此，有必要提出一种新的制作方法，以解决上述存在的问题。
【发明内容】
[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，其包括:a:提供半导体衬底，在所述半导体衬底上形成虚拟栅极氧化层和虚拟栅极，以及在所述虚拟栅极氧化层和虚拟栅极两侧形成的介质层，去除所述虚拟栅极氧化层和虚拟栅极以形成沟槽；b:在所述沟槽底部和侧壁上形成栅极介电层；c:向所述沟槽填充金属材料，形成金属栅极，其中，位于沟槽底部的栅极介电层的介电常数高于位于所述沟槽侧壁的栅极介电层的介电常数。
[0008]本发明提出的半导体器件的制作方法，由于覆盖栅极侧墙的栅极介电层介电常数相对较小，而位于栅极下方的栅极介电层介电常数相对较高，这样一方面由于覆盖栅极侧墙的栅极介电层介电常数较小，可以减小源/漏和金属栅极之间的寄生电容，另一方面，由于位于栅极下方的栅极介电层介电常数相对较高仍然可以有效减小漏电流。
[0009]本发明另一方面提供一种半导体器件，其包括:半导体衬底，位于所述半导体衬底上的具有沟槽的介质层，位于所述沟槽侧壁和底部的栅极介电层以及位于所述栅极介电层上的金属栅极，其中，位于沟槽底部的栅极介电层的介电常数高于位于所述沟槽侧壁的栅极介电层的介电常数。
[0010]本发明提出的半导体器件由于覆盖栅极侧墙的栅极介电层介电常数相对较小，而位于栅极下方的栅极介电层介电常数相对较高，这样一方面由于覆盖栅极侧墙的栅极介电层介电常数较小，可以减小源/漏和金属栅极之间的寄生电容，另一方面，由于位于栅极下方的栅极介电层介电常数相对较高仍然可以有效减小漏电流。
[0011]本发明再一方面提供一种电子装置，其包括本发明提供的上述半导体器件。
[0012]本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
【附图说明】
[0013]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0014]附图中:
[0015]图1示出了根据本发明一实施方式的制作方法的工艺流程图；
[0016]图2A?图2J示出了本发明一实施方式的制作方法依次实施各步骤所获得器件的剖面示意图；
[0017]图3示出了根据本发明一实施方式的半导体器件结构示意图；
[0018]图4示出了根据本发明一实施方式的电子装置的示意图。
【具体实施方式】
[0019]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0020]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0021]应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接至IJ”或“耦合至IJ”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接至IJ”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0022]空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0023]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0024]本发明提供一种半导体器件制作方法，用于形成高K栅介电层和金属栅极，具体地步骤包括:提供半导体衬底，在所述半导体衬底形成具有沟槽的介质层；在所述沟槽底部和侧壁上形成栅极介电层；:向所述沟槽填充金属材料，形成金属栅极，并且位于沟槽底部的栅极介电层的介电常数高于位于所述沟槽侧壁的栅极介电层的介电常数，这样由于覆盖栅极侧墙的栅极介电层介电常数相对较小，而位于栅极下方的栅极介电层介电常数相对较高，这样一方面由于覆盖栅极侧墙的栅极介电层介电常数较小，可以减小源/漏和金属栅极之间的寄生电容，另一方面，由于位于栅极下方的栅极介电层介电常数相对较高仍然可以有效减小漏电流。
[0025]可以理解的是，为了便于形成金属栅极，在形成金属栅极之前可先一步形成虚拟栅极，当去除虚拟栅极之后就可在按虚拟栅极的图形填充金属材料形成所需要的金属栅极。因此，本发明提供的半导体器件的制作方法，还包括形成和去除虚拟栅极的步骤，其采用本领域常用方法，在此进行简单描述，比如通过下述步骤形成和去除虚拟栅极:提供半导体衬底；在所述半导体上形成虚拟栅极氧化层和虚拟栅极；在所述虚拟栅极氧化层和虚拟栅极两侧形成介质层；去除所述虚拟栅极氧化层和虚拟栅极形成沟槽。
[0026]进一步地，在本发明提供的半导体器件的制作方法中，优选采用Hf02作为高K介质材料，Hf02介质材料具有简单的CaF2立方晶体结构、高的介电常数(?25)、较大的禁带宽度(?5.8eV)、较高的势皇高度(?1.5eV)、稳定的化学性质、且与硅有很好的晶格匹配等优良性质，并且掺入适量的Al、Si或N元素可具有更好的热稳定性、较高的晶化温度，减少硼渗透使迀移率增加。
[0027]为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0028]实施例一
[0029]下面结合图1以及图2A?图2J对本发明的半导体器件的制作方法做详细描述。
[0030]首先，执行步骤S101，提供半导体衬底，所述半导体衬底形成介质层，在所述介质层中形成虚拟栅极氧化层和虚拟栅极，去除所述虚拟栅极氧化层和虚拟栅极以形成沟槽。如形成和去除虚拟栅极氧化层和虚拟栅极采用本领域常用方法，在此不再赘述。
[0031]如图2A所示，提供半导体衬底200，该半导体衬底200形成具有沟槽201的介质层202。如前所述，在该步骤还包括形成虚拟栅极氧化层和虚拟栅极，去除虚拟栅极氧化层和虚拟栅极的步骤，为简化描述，图2A为已经去除虚拟栅极氧化层和虚拟栅极后所得半导体器件的剖视图。
[0032]半导体衬底200可以是以下所提到的材料中的至少一种:硅、锗。此外，半导体衬底上可以形成有其它器件，例如PMOS和NMOS晶体管。在半导体衬底中可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底中还可以形成有CMOS器件，CMOS器件例如是晶体管(例如，NMOS和/或PM0S)等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。
[0033]作为示例，在本实施例中，半导体衬底200中形成有浅沟槽隔离(STI)结构203，并且在沟槽201的侧壁上形成有间隙壁204，在介质层202和半导体衬底200之间形成有蚀刻停止层205。其中，介质层202例如为氮化硅、氧化硅或者二者的结合，或者其他常用材料。间隙壁204为氮化硅、氧化硅或者二者的结合，蚀刻停止层205为氮化硅、氧化硅或者二者的结合。
[0034]接着，执行步骤S102，形成覆盖所述沟槽侧壁、底部以及所述介质层表面的栅极介电层。
[0035]如图2B所示，在沟槽201侧壁、底部以及介质层202表面形成栅极介电层206，栅极介电层206采用少铪HfS1，其形成方法采用物理气相沉积、化学气相沉积或原子层沉积。
[0036]接着，执行步骤S103，向所述栅极介电层执行Hf离子注入。
[0037]如图2C所示，向栅极介电层206注入Hf离子，以提高沟槽201底部和介质层202表面的介电材料HfS1中Hf含量。
[0038]作为示例，在本实施例中，Hf离子的注入剂量为1E16?lE17/cm2，注入能量为Ikev ?1kev0
[0039]接着，执行步骤S104，向所述栅极介电层执行Hf离子注入。
[0040]如图2D所示，向栅极介电层206注入氮离子，以提高沟槽201底部和介质层202表面的介电材料HfS1中氮含量，使沟槽底部201和介质层202表面的栅极介电层材料转变为 HfS1N0
[0041]作为示例，在本实施例中，氮离子的注入剂量为1E16?lE17/cm2，注入能量为Ikev ?1kev0
[0042]接着，执行步骤S105，在所述沟槽底部和介质层表面形成覆盖层。
[0043]如图2E所示，在沟槽201底部的栅极介电层206上、以及介质层202表面栅极介电层206形成覆盖层207。覆盖层207可通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)形成。
[0044]作为示例，在本实施例中，覆盖层207采用TiN材料，其通过物理气相沉积形成。
[0045]接着，执行步骤S106，在所述沟槽侧壁、所述覆盖层上形成非晶硅层。
[0046]如图2F所示，在沟槽201侧壁和所述覆盖层上形成非晶硅层208。作为示例，在本实施例中，非晶娃层208采用原子层沉积方法形成，厚度为5nm?10nm。
[0047]接着，执行步骤S107，去除所述沟槽底部和所述覆盖层表面的非晶硅层，保留所述沟槽侧壁上的非晶硅层。
[0048]如图2G所示，去除沟槽201底部和覆盖层207表面的非晶硅层，保留沟槽201侧壁上的非晶硅层，具体去除方法可采用无图形刻蚀方法(blanket etch)，为常用方法，在此不再赘述。
[0049]接着，执行步骤S108，执行退火工艺，以所述所沟槽侧壁上的栅极介电层和非晶硅层反应。
[0050]如图2H所示，执行退火工艺，使槽201侧壁上的栅极介电层206和非晶硅层208反应，使HfS1转变为富SiHfS1。在本实施例中，可采用快速热退火工艺，具体地，在队环境下快速热退火，退火温度为400?600°C，时间为5s?60s。
[0051]接着，执行步骤S109，向所述沟槽填充金属材料，形成金属栅极。
[0052]如图21所示，向沟槽201填充金属材料，形成金属栅极。
[0053]可以理解的是在向向沟槽201填充金属材料，形成金属栅极时，不可避免地会在介质层表面上形成金属材料层，其可在金属材料填充完毕后通过化学机械平坦化(CMP)去除介质层202上方的栅极介电层、覆盖层和金属材料层，如图2J所示。
[0054]实施例二
[0055]本发明还提供一种采用实施例一中所述的方法制作的半导体器件，半导体衬底200，半导体衬底200上的具有沟槽210的介质层202，位于沟槽202侧壁的栅极介电层206A和位于沟槽底部的栅极介电层206B，以及位于沟槽底部的栅极介电层206B上的金属栅极210，其中，栅极介电层206B的介电层的介电常数高于栅极介电层206A的介电常数。
[0056]在本实施例中，栅极介电层206A为HfS1，栅极介电层206B为HfS1N。
[0057]在本实施例中，在沟槽201侧壁上的栅极介电层206A和介质层202之间形成有间隙壁204。
[0058]在本实施例中，在金属栅极210和栅极介电层206B之间形成有覆盖层207，且覆盖层207为通过物理气相沉积形成的TiN层。
[0059]实施例三
[0060]本发明另外还提供一种电子装置，其包括前述的半导体器件。
[0061]由于包括的半导体器件采用晶圆级封装，因而具有该工艺带来的优点，并且由于采用上述方法进行封装，良品率较高，成本相对降低，因此该电子装置同样具有上述优点。
[0062]该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD,DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如:具有该集成电路的手机主板等。在本实施中以PDA为例进行示例，如图4所示。
[0063]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件的制作方法，其特征在于，包括下述步骤: a:提供半导体衬底，在所述半导体衬底上形成虚拟栅极氧化层和虚拟栅极，以及在所述虚拟栅极氧化层和虚拟栅极两侧形成的介质层，去除所述虚拟栅极氧化层和虚拟栅极以形成沟槽； b:在所述沟槽底部和侧壁上形成栅极介电层； c:向所述沟槽填充金属材料，形成金属栅极， 其中，位于沟槽底部的栅极介电层的介电常数高于位于所述沟槽侧壁的栅极介电层的介电常数。2.根据权利要求1所述的制作方法，其特征在于，所述步骤b包括: 形成覆盖所述沟槽侧壁、底部以及所述介质层表面的栅极介电层，所述栅极介电层为少铪HfS1 ； 向所述栅极介电层执行Hf离子注入； 向所述栅极介电层执行氮离子注入，使所述沟槽底部和所述介质层表面的栅极介电层转变为HfS1N ； 在所述沟槽底部和介质层表面形成覆盖层； 在所述沟槽侧壁和所述覆盖层上形成的非晶硅层； 去除所述沟槽底部和所述覆盖层表面的非晶硅，保留所述沟槽侧壁上的非晶硅层； 执行退火工艺，以所述所沟槽侧壁上的栅极介电层和非晶硅层反应，使所述沟槽侧壁上的栅极介电层转变为富硅HfS1。3.根据权利要求2所述的制作方法，其特征在于，所述Hf离子的注入剂量为1E16?lE17/cm2，注入能量为 Ikev ?lOkev。4.根据权利要求2所述的制作方法，其特征在于，所述氮离子的注入剂量为1E16?lE17/cm2，注入能量为 Ikev ?lOkev。5.根据权利要求2所述的制作方法，其特征在于，所述覆盖层为通过物理气相沉积形成的TiN层。6.根据权利要求2所述的制作方法，其特征在于，所述非晶硅层为原子层沉积形成。7.根据权利要求2所述的制作方法，其特征在于，所述非晶硅层厚度为5nm?10nm。8.根据权利要求1所述的制作方法，其特征在于，所述沟槽侧壁上形成有间隙壁。9.根据权利要求1所述的制作方法，其特征在于，在所述介质层下方还形成有蚀刻停止层。10.一种半导体器件，其特征在于，包括:半导体衬底，位于所述半导体衬底上的具有沟槽的介质层，位于所述沟槽侧壁和底部的栅极介电层以及位于所述栅极介电层上的金属栅极， 其中，位于沟槽底部的栅极介电层的介电常数高于位于所述沟槽侧壁的栅极介电层的介电常数。11.根据权利要求10所述的半导体器件，其特征在于，位于所述沟槽侧壁的栅极介电层富硅HfS1，位于沟槽底部的栅极介电层为HfS1N。12.一种电子装置，其特征在于，包括如权利要求10或11所述的半导体器件。
【文档编号】H01L21/28GK105990119SQ201510086502
【公开日】2016年10月5日
【申请日】2015年2月16日
【发明人】邓浩
【申请人】中芯国际集成电路制造(上海)有限公司