一种制造在外延硅片上功率器件的背面结构的制作方法
【专利摘要】本发明公开了一种制造在外延硅片上功率器件的背面结构，器件的背面包括以下特征：器件背面主要的掺杂区是在生长外延层时引入的，与PT-IGBT的背部结构最不同之处是本发明的背部结构有电子通道，当器件在关断时，电子可以经由电子通道快速地流至背面电极，减少关断损耗，外延一般是在低掺杂衬底上生长，前道工艺完成后，把硅片磨薄至外延层与衬底交界处附近，然后去除研磨引起的缺陷，接着便进行背面金属化形成背面电极。
【专利说明】
一种制造在外延硅片上功率器件的背面结构
技术领域
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[0001]本发明是涉及一种半导体功率器件的结构，更具体地说是涉及一种制造在外延硅片上功率器件的背面结构。
【背景技术】
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[0002]1980年，美国RCA公司申请了第一个IGBT专利，1985年日本东芝公司做出了第一个工业用IGBT。从器件的物理结构上来说，它是非透明集电极穿通型IGBT，简称为穿通型IGBT (Punchthrough IGBT-缩写为PT-1GBT)。PT-1GBT是制造在外延硅片上，一般是在P+衬底上生长一层N型缓冲区，然后再长一 N区，要制造1200V耐压器件，便需要生长一 N型缓冲区，掺杂浓度约为lXloYcm3，厚度约为10um，然后再生长一外延层厚度约为llOum，掺杂浓度约为5\1013/现3至1\1014/(^3的~区，这是相当厚的外延层。若要制造耐压更高的PT-1GBT，如耐压为2500V或3300V，则N区需要更厚和更高的电阻率。生长这样规格的外延，技术上有困难，而且成本会急剧增高，所以，PT-1GBT 一般只适用于耐压为400V至1200V范围内。
[0003]早期的PT-1GBT的关断时间相对很长，约有数微秒，为了减短关断时间，提高开关速度，于90年代后，一般都引用高能粒子辐照技术(如电子辐照，氢离子或氦离子辐照等)减小器件中过剩载流子寿命。这种方法能提高PT-1GBT的开关速度，但会使通态电压降为负温度系数。即在导通状态下，如果保持流经集电极电流不变，则集电极至发电极之间的电压差会随温度升高而降低。在应用时，假如器件某处局部温度较高，则会有更多导通电流流经该处，这会使该处温度变得更高，从而有可能使器件进入一个正反馈状态，最后把器件烧毁，这电压降为负温度系数是PT-1GBT的一个性能缺陷。
[0004]如前所述，PT-1GBT 一般只适用于耐压为400V至1200V范围内，若要制造耐压为1700V或2500V或3300V或以上，早期都用非穿通型IGBT (Non-punchthrough IGBT，缩写为NPT-1GBT)，器件直接制造在厚度有几百微米的FZ N型硅片上，器件集电结的P型区或P型/N型区是由离子注入形成的。这种非穿通型IGBT的电压降为正温度系数。这种集电结的结构也被用于器件如MCT或GTO等。由于集电结的掺杂由离子注入形成，注入的剂量可随意控制，若注入的P型掺杂剂量高，则会形成一般的高空穴注入效率集电结(即强集电极)；若注入的P型掺杂剂量小，则空穴注入效率低，而且电子可以经由扩散有效地流过P型区至金属接触处，这类集电结被称为弱集电结或透明集电结(或称为透明集电极)。于94与95年期间，弱集电结曾被用于NPT-1GBT和GT0，若把弱集电结方法用来制造600V或1200VIGBT,则IGBT的集电结需要造在只有约60um或约120um厚的FZ N型硅片背面上，于94和95年期间，工业界还未有这种超薄硅片工艺能力。
[0005]于1996年，Motorola公司发表了一篇文章描述有关制造非穿通IGBT的研究，侧重如何在薄娃片上制造集电极的工艺，所用的FZ N型娃片最薄约170um厚。翌年，Infineon公司也发表了用10um厚的FZ N型硅片做出600V的NPT-1GBT。99年左右，工业用新一代的IGBT开始投产，这种新一代的IGBT是一种高速开关器件，它的电压降为正温度系数，它不需要用重金属或辐照来减短器件中少子寿命，主要用的技术是超薄硅片工艺加上弱集电结(或称为透明集电结)。Infineon公司称之为场截止IGBT，接下来几年，各主要生产IGBT的公司都相继推出类似的产品。从那时起，IGBT在电学性能上得到了质的飞跃，发展迅速并主导了中等功率范围的市场。这种场截止IGBT的制造工艺可分为前道工序和后道工序，前道工序是把器件的表面单元和终端结构，如IGBT器件表面的UMOS单元，制造在硅片的前表面，前道工艺完成后，把硅片磨薄至所需厚度，如要制造600V耐压器件，所需厚度约为60um，然后对硅片的背表面注入N型掺杂剂和P型掺杂剂，接着用退火步骤把注入的N型掺杂剂和P型掺杂剂激活，形成集电结的P型区和N型缓冲区，之后用溅射或沉积方法把硅片背表面金属化，作为器件的背面电极，金属层材料可为Al/Ti/Ni/Ag或Ti/Ni/Ag或Al/Ti/Ni/Au 等。
[0006]之前所述的后道工序，其中的对磨薄后的硅片作背面注入步骤是很具挑战性的，这步骤中如何把磨薄后的硅片放进离子注入机中或从离子注入机中取出等並非易事，当进行离子注入时，硅片是作高速旋转的，怎样能进行注入又不会导至作高速旋转的硅片破碎是一大难题，要知道，一旦硅片在离子注入机内碎掉是需要花费很多的时间去清除离子注入机内的细小碎硅片，要克服这工艺难题，对量产来说是难度很高的，对耐压较高的器件如1700V会稍为容易，因为磨薄后的硅片有170um厚，不算太薄，较易处理；但对耐压较低的器件如400V便会相当困难，因为磨薄后的硅片可能只有40um厚，这是很难处理的，除了对薄片注入，还要设法激活注入的掺杂剂，因为完成前道工序后便有铝金属在硅片的表面，这使得背部工艺中的退火温度被限制在450C内，这些工艺难题都使得制造场截止IGBT並不容易O
【发明内容】
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[0007]以上所述说的在磨薄后的硅片背面进行离子注入和退火步骤都是制造场截止器件的难度很高的T艺，不易处理，本发明的目的在于提出一种能避免上述工艺的难点而实用可行的一种半导体功率器件的背面结构，本发明与之前的场截止器件的背部结构最明显不同之处是本发明是制造在外延硅片上，器件背面主要的掺杂区是在生长外延层时引入的，外延一般是在低掺杂衬底上生长，前道工艺完成后，把硅片磨薄至外延层与衬底交界处附近，然后去除研磨引起的缺陷，接着便进行背面金属化形成背面电极。本发明与制造在外延硅片上的PT-1GBT的背部结构最明显不同之处是本发明的背部结构有电子通道，当器件在电感负载情况下关断时，电子可以经由电子通道快速地流至背面电极，从而增加关断速度，减少关断损耗。
[0008]实施本发明用于IGBT有如下几个不同的方案:
[0009]方案⑴:参考图1和图2，图1是一般的穿通型IGBT器件的背面结构横截面示意图，这种器件的衬底较厚，是P型，用作器件在导通时的的空穴发射极，研磨后仍厚于lOOum，而且背面结构没有电子通道，图2是本发明器件的背面结构横截面示意图，本发明的器件的背面的主要掺杂区是在生长外延层时引入的，外延一般是在低掺杂衬底上生长，器件的背面结构至少包括以下部分:
[0010](I)在半导体背表面至少有一独立的P+区14，宽度大于lOum，这P+区的一边与背面金属相连接形成欧姆接触，另一边是被N型缓冲区10包围，这P+区的掺杂最高浓度范围为5 X 1isVcm3至I X 10 2°/cm3，当器件在导通时，这P+掺杂区是用来入注入空穴的；
[0011](2)在靠近半导体背表面至少有一 N型缓冲区10，宽度大于10um，这N型缓冲区10的一边有部分边界是与P+区14相连接，有部分边界是与背面金属相连接形成非欧姆接触，另一边是较低浓度掺杂N型基区9，这N型缓冲区的掺杂最高浓度范围为I X 11Vcm3至I X 11Vcm3, P+掺杂区之间的N型缓冲区是电子通道，当器件在电感负载情况下关断时，电子可以经由电子通道快速地流至背面电极；
[0012](3)半导体背表面有两种不同的掺杂区与背面金属接触，这两种不同的掺杂区是P+区14和N型缓冲区10，这两种掺杂区域是在生长外延层过程中形成的；
[0013](4)半导体背表面与背面金属层相连接形成背面电极，其中金属层与P+区14形成欧姆接触与N型缓冲区10形成非欧姆接触。
[0014]前道工艺完成后，把硅片背面磨薄至外延层与衬底交界处附近，然后去除研磨引起的缺陷，接着便进行背面金属化形成背面电极，这样的背面结构和制作工艺可以避免了对薄片背面做离子注入。
[0015]这种背面结构有点像阳极短路，导通的起动电压可能有点大，解决这问题可以透过使其中一些背面P+区14的宽度大于某个尺寸，如lOOum，这较大宽度的P+区可使导通的起始电压降低至0.7V或更低。
[0016]这方案的N型缓冲区10的一边是较低掺杂浓度N型基区9，另一边靠近半导体背表面与背面金属接触，亦可以没有与背面金属相连接(参考图3)，这N型缓冲区10是在生长外延层过程中形成的。
[0017]方案(2):参考图4，本发明的器件的背面的主要掺杂区是在生长外延层时引入的，外延一般是在低掺杂衬底上生长，器件的背面结构至少包括以下部分:
[0018](I)在半导体背表面至少有一独立的P+区14，宽度大于10um，这P+区的一边与背面金属相连接形成欧姆接触，另一边是N型缓冲区10，N型缓冲区的掺杂最高浓度范围为I X 1015/cm3至I X 10 ls/cm3，这P+区的掺杂最高浓度范围为5 X 11Vcm3至I X 10 20Zcm3,当器件在导通时，空穴的注入主要来自这P+掺杂区；
[0019](2)在靠近半导体背表面至少有一独立的低浓度掺杂的P型区16，宽度大于lOum，这低浓度掺杂的P型区16是在P+掺杂区之间，这低浓度掺杂的P型区16有一边与背面金属相连接，有一边是N型缓冲区10，这低浓度掺杂的P型区16的掺杂最高浓度范围为I X 11Vcm3至I X 10 ls/cm3，P+掺杂区之间的低浓度掺杂的P型区16是电子通道，当器件在电感负载情况下关断时，电子可以经由电子通道快速地流至背面电极；
[0020](3)在靠近半导体背面有四种不同的掺杂区，这四种不同的掺杂区是P+区14，低浓度掺杂的P型区16，N型缓冲区10和N型基区9，其中P+区14和N型缓冲区10和N型基区9是在生长外延层过程中形成的，低浓度掺杂的P型区可以是在生长外延层过程中形成的，亦可以是在完成背面研磨后由离子注入形成的(参考图5);
[0021](4)半导体背表面有两种不同的掺杂区与背面金属层相连接形成背面电极，其中P+区14与金属层形成欧姆接触和低浓度掺杂的P型区16与金属层形成非欧姆接触。
[0022]背面结构可以使其中一些背面P+区14的宽度大于某个尺寸，如100um，这较大宽度的P+区可使导通的起始电圧降低至0.7V或更低。
[0023]前道工艺完成后，把硅片背面磨薄至外延层与衬底交界处附近，然后去除研磨引起的缺陷，接着便进行背面金属化形成背面电极，这样的背面结构和制作工艺可以避免了对薄片背面做离子注入。
[0024]方案(3):参考图6，本发明的器件的背面的主要掺杂区是在生长外延层时引入的，外延一般是在低掺杂衬底上生长，器件的背面结构至少包括以下部分:
[0025](I)在靠近半导体背表面至少有一独立的P+区14，宽度大于lOum，这P+区的一边与背面金属相连接形成欧姆接触，另一边被N型缓冲区17包围，N型缓冲区的掺杂最高浓度范围为lX1015/cm3至I X 10 isVcm3，这P+区的掺杂最高浓度范围为5 X 1isVcm3至IXlO20/cm3，当器件在导通时，空穴的注入主要来自这P+掺杂区；
[0026](2)在靠近半导体背表面至少有一 N型缓冲区17，这N型缓冲区17有一边把P+区14围起来，有一边被较低掺杂N型基区9包围，另有一小部份边界与背面金属相连接形成非欧姆接触，N型缓冲区的掺杂最高浓度范围为IX 11Vcm3至IX 10 18/cm3；
[0027](3)半导体背表面有三种不同的掺杂区与背面金属接触，这三种不同的掺杂区是P+区14，N型基区9和N型缓冲区17，这三种掺杂区域是在生长外延层过程中形成的，P+掺杂区之间的低浓度掺杂区是电子通道，当器件在电感负载情况下关断时，电子可以经由电子通道快速地流至背面电极；
[0028](4)半导体背表面与背面金属层相连接形成背面电极，其中金属层与P+区14形成欧姆接触，与N型基区9和N型缓冲区17形成非欧姆接触。
[0029]这种背面结构有点像阳极短路，导通的起动电压可能有点大，解决这问题可以使其中一些背面P+区14的宽度大于某个尺寸，如lOOum，这较大宽度的P+区可使导通的起始电圧降低至0.7V或更低。
[0030]前道工艺完成后，把硅片背面磨薄至外延层与衬底交界处附近，然后去除研磨引起的缺陷，接着便进行背面金属化形成背面电极，这样的背面结构和制作工艺可以避免了对薄片背面做离子注入。
[0031]方案(4):参考图7，这方案的背部结构与方案(3)大致相同，只是在N型缓冲区17与N型缓冲区17之间靠近半导体背表面处，是一层掺杂低和薄的P型层16，其掺杂最高浓度范围为I X 11Vcm3至1X10 ls/cm3，厚度薄于2um，这样半导体背表面有三种不同的掺杂区与背面金属接触，这三种不同的掺杂区是P+区14，N型缓冲区17和P型薄层16，P+区和N型缓冲区17是在生长外延层过程中形成的而P型薄层16是在完成背面研磨后由离子注入形成的。
[0032]方案(5)参考图8，本发明是可用于RC-1GBT，本发明的器件的背面的主要掺杂区是在生长外延层时引入的，外延一般是在低掺杂衬底上生长，器件的背面结构至少包括以下部分:
[0033](I)在靠近半导体背表面至少有一独立的P+区14，宽度大于lOum，这P+区的一边与背面金属相连接形成欧姆接触，另一边是N型缓冲区10，N型缓冲区的掺杂最高浓度范围为I X 1015/cm3至I X 10 1Vcm3，这P+区的掺杂最高浓度范围为5 X 11Vcm3至I X 10 20Zcm3,当器件在导通时，空穴的注入主要来自这P+掺杂区；
[0034](2)在靠近半导体背表面至少有一独立的+N区18，宽度大于lOum，这N+区的一边与背面金属相连接形成欧姆接触，另一边是N型缓冲区10，这N+区的掺杂最高浓度范围为5 X 11Vcm3S IXlO2Vcm3;
[0035](3)在靠近半导体背面有三种不同的掺杂区，这三种不同的掺杂区是P+区14，N+型区18和N型缓冲区10，这三种掺杂区域是在生长外延层过程中形成的，在P+掺杂区之间的掺杂区是电子通道，当器件在电感负载情况下关断时，电子可以经由电子通道快速地流至背面电极；
[0036](4)半导体背表面有两种不同的掺杂区与背面金属层相连接形成背面电极，其中金属层与P+区14和N+型区18形成欧姆接触。
[0037]这种背面结构有点像阳极短路，导通的起动电压可能有点大，解决这问题可以使其中一些背面P+区14的宽度大于某个尺寸，如lOOum，这较大宽度的P+区可使导通的起始电圧降低至0.7V或更低。
[0038]前道工艺完成后，把硅片背面磨薄至外延层与衬底交界处附近，然后去除研磨引起的缺陷，接着便进行背面金属化形成背面电极，这样的背面结构和制作工艺可以避免了对薄片背面做离子注入。
[0039]方案(6)参考图9，本发明是可用于RC-1GBT，本发明的器件的背面的主要掺杂区是在生长外延层时引入的，外延一般是在低掺杂衬底上生长，器件的背面结构至少包括以下部分:
[0040](I)在靠近半导体背表面至少有一独立的P+区14，宽度大于lOum，这P+区的一边与背面金属相连接形成欧姆接触，另一边是被N型缓冲区10包围，N型缓冲区的掺杂最高浓度范围为I X 11Vcm3至I X 10 ls/cm3，这P+区的掺杂最高浓度范围为5 X 10ls/cm3至I X 120/cm3，当器件在导通时，空穴的注入主要来自这P+掺杂区；
[0041](2)在靠近半导体背表面至少有一独立的+N区18，宽度大于lOum，这N+区的一边与背面金属相连接形成欧姆接触，另一边是被N型缓冲区10包围，这N+区的掺杂最高浓度范围为 5 X 118/cm3至 I X 10 20/cm3；
[0042](3)在靠近半导体背面有三种不同的掺杂区，这三种不同的掺杂区是P+区14，N+型区18和N型缓冲区10，这三种掺杂区域是在生长外延层过程中形成的，在P+掺杂区之间的掺杂区是电子通道，当器件在电感负载情况下关断时，电子可以经由电子通道快速地流至背面电极；
[0043](4)半导体背表面有三种不同的掺杂区与背面金属层相连接形成背面电极，其中金属层与P+区14和N+型区18形成欧姆接触，与N型缓冲区10形成非欧姆接触。。
[0044]这种背面结构有点像阳极短路，导通的起动电压可能有点大，解决这问题可以使其中一些背面P+区14的宽度大于某个尺寸，如lOOum，这较大宽度的P+区可使导通的起始电圧降低至0.7V或更低。
[0045]前道工艺完成后，把硅片背面磨薄至外延层与衬底交界处附近，然后去除研磨引起的缺陷，接着便进行背面金属化形成背面电极，这样的背面结构和制作工艺可以避免了对薄片背面做离子注入。
[0046]方案(7)参考图10，本发明是可用于RC-1GBT，本发明的器件的背面的主要掺杂区是在生长外延层时引入的，外延一般是在低掺杂衬底上生长，器件的背面结构至少包括以下部分:
[0047](I)在靠近半导体背表面至少有一独立的P+区14，宽度大于lOum，这P+区的一边与背面金属相连接形成欧姆接触，另一边是N型缓冲区17，侧边是+N区18，N型缓冲区的掺杂最高浓度范围为IX 11Vcm3至IX 10 ls/cm3，这P+区的掺杂最高浓度范围为5X 10ls/cm3至IX 102°/cm3，当器件在导通时，空穴的注入主要来自这P+掺杂区；
[0048](2)在靠近半导体背表面至少有一独立的+N区18，宽度大于10um，这N+区的一边与背面金属相连接形成欧姆接触，另一边是型基区9，这N+区的掺杂最高浓度范围为5 X 11Vcm3S IXlO2Vcm3;
[0049](3)在靠近半导体背面有四种不同的掺杂区，这四种不同的掺杂区是P+区14，N+型区18，型基区9和N型缓冲区17，这四种掺杂区域是在生长外延层过程中形成的，在P+掺杂区之间的掺杂区是电子通道，当器件在电感负载情况下关断时，电子可以经由电子通道快速地流至背面电极；
[0050](4)半导体背表面有两种不同的掺杂区与背面金属层相连接形成背面电极，其中金属层与P+区14和N+型区18形成欧姆接触。
[0051]这种背面结构有点像阳极短路，导通的起动电压可能有点大，解决这问题可以使其中一些背面P+区14的宽度大于某个尺寸，如lOOum，这较大宽度的P+区可使导通的起始电压降低至0.7V或更低。
[0052]前道工艺完成后，把硅片背面磨薄至外延层与衬底交界处附近，然后去除研磨引起的缺陷，接着便进行背面金属化形成背面电极，这样的背面结构和制作工艺可以避免了对薄片背面做离子注入。
[0053]方案⑶参考图11，本发明是可用于RC-1GBT，本发明的器件的背面的主要掺杂区是在生长外延层时引入的，外延一般是在低掺杂衬底上生长，器件的背面结构至少包括以下部分:
[0054](I)在靠近半导体背表面至少有一独立的P+区14，宽度大于lOum，这P+区的一边与背面金属相连接形成欧姆接触，另一边是被N型缓冲区17包围，N型缓冲区的掺杂最高浓度范围为I X 11Vcm3至I X 10 ls/cm3，这P+区的掺杂最高浓度范围为5 X 10ls/cm3至I X 120/cm3，当器件在导通时，空穴的注入主要来自这P+掺杂区；
[0055](2)在靠近半导体背表面至少有一独立的+N区18，宽度大于10um，这N+区的一边与背面金属相连接形成欧姆接触，另一边是被N型基区9包围，这N+区的掺杂最高浓度范围为 5 X 118/cm3至 I X 10 20/cm3；
[0056](3)在靠近半导体背表面有四种不同的掺杂区，这四种不同的掺杂区是P+区14，N+型区18，型基区9和N型缓冲区17，这四种掺杂区域是在生长外延层过程中形成的，在P+掺杂区之间的掺杂区是电子通道，当器件在电感负载情况下关断时，电子可以经由电子通道快速地流至背面电极；
[0057](4)半导体背表面有四种不同的掺杂区与背面金属层相连接形成背面电极，其中金属层与P+区14和N+型区18形成欧姆接触，与N型基区9和N型缓冲区17形成非欧姆接触。
[0058]这种背面结构有点像阳极短路，导通的起动电压可能有点大，解决这问题可以使其中一些背面P+区14的宽度大于某个尺寸，如100um，这较大宽度的P+区可使导通的起始电压降低至0.7V或更低。
[0059]前道工艺完成后，把硅片背面磨薄至外延层与衬底交界处附近，然后去除研磨引起的缺陷，接着便进行背面金属化形成背面电极，这样的背面结构和制作工艺可以避免了对薄片背面做离子注入。
[0060]以上所述有些方案较为适用於IGBT或RC-1GBT，有些较为适用於FRRD，大致上各背面结构的方案均可用于半导体功率器件如IGBT或RC-1GBT或FRRD或MCT或GTO ;或功率MOS管。
【附图说明】
[0061]附图用来提供对本发明的进一步理解，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制，在附图中:
[0062]图1是一般的穿通型IGBT器件的横截面结构示意图；
[0063]图2是本发明方案(I)的器件的背面结构横截面示意图；
[0064]图3是本发明方案(I)的另一器件的背面结构横截面示意图；
[0065]图4是本发明方案(2)的器件的背面结构横截面示意图；
[0066]图5是本发明方案(2)的另一器件的背面结构横截面示意图
[0067]图6是本发明方案(3)的器件的背面结构横截面示意图；
[0068]图7是本发明方案(4)的器件的背面结构横截面示意图；
[0069]图8是本发明方案(5)的器件的背面结构横截面示意图；
[0070]图9是本发明方案(6)的器件的背面结构横截面示意图；
[0071]图10是本发明方案(7)的器件的背面结构横截面示意图；
[0072]图11是本发明方案(8)的器件的背面结构横截面示意图；
[0073]图12是本发明实施例对未生长外延层的硅片表面注入P型掺杂剂(P+区14);
[0074]图13是本发明实施例对未生长外延层的硅片表面注入P型掺杂剂(P区16);
[0075]图14是本发明实施例在硅片表面完成生长一 N型缓冲外延层和低掺杂N型外延层；
[0076]图15是本发明实施例在完成生长外延层和前道工序后器件结构的横截面示意图；
[0077]图16是本发明实施例在完成前道工序和后道工序后器件结构的横截面示意图；
[0078]参考符号表:
[0079]I钝化层
[0080]2铝合金层
[0081]3层间介质
[0082]4高掺杂的多晶硅
[0083]5 N型源区
[0084]6接触孔沟槽底部的P型高掺杂区
[0085]7 P型基区
[0086]8沟槽底的N型区
[0087]9 N型基区
[0088]10 N型缓冲层
[0089]11完成磨薄工序后的P+衬底
[0090]12低掺杂衬底
[0091]13用作阻挡离子注入的表面氧化层
[0092]14与背面金属相连接的P+型区
[0093]15离子注入时用作保护硅表面的表面薄氧化层
[0094]16与背面金属相连接的低掺杂P型区
[0095]17有部分边界与背面金属相连接的N型缓冲层
[0096]18与背面金属相连接的N+型区
[0097]20背面电极
[0098]100外延层与衬底交界处附近
[0099]101硅表面上的外延层
【具体实施方式】
[0100]实施例:
[0101]整个功率器件芯片的制造工艺可分为生长外延层，前道工序和后道工序，前道工序把器件的表面单元和终端结构，如IGBT器件表面的UMOS单元，制造在外延硅片的前表面，在外延硅片的前表面之上为UMOS单元的层间介质3，金属层2 (钛/氮化钛层，钨和铝合金)和钝化层I。制造在外延硅片表面上的器件也可以是MCT或GT0，这里所述的外延硅片的电阻值视所制造器件的耐压而定，如耐压是1200V，电阻值范围约为50 Ω.cm至120 Ω.cm，厚度为一般未减薄之前常规所使用的厚度，约为400um至720um厚。前道工艺完成后，把硅片磨薄至外延层与衬底交界处附近，然后去除研磨引起的缺陷，接着便进行背面金属化形成背面电极，这样的背面结构和制作工艺可以避免了对薄片背面做离子注入。
[0102]如图12所示，首先在低掺杂硅片的上面采用积淀或热生长方式形成氧化层13 (厚度为0.3um至2.0um)，在氧化层上再积淀一层光刻涂层，然后通过P+区14掩模形成图案暴露出氧化层的一些部分，对P+区14掩模形成图案暴露出的氧化层进行干蚀后，暴露FZ硅片的表面，然后清除掉光刻涂层，对硅片表面注入P型掺杂剂(剂量为I X 11Vcm2至2X 1016/cm2，注入能量范围为 20KeV 至 2000KeV)。
[0103]如图13所示，然后去掉表面氧化层，再用积淀或热生长方式形成氧化层15 (厚度为0.02um至0.05um)，之后对硅片表面再注入P型掺杂剂，不需要掩膜版，剂量范围为I X 1012/cm2至 I X 10 15/cm2，注入能量范围为 20KeV 至 2000KeV。
[0104]如图14所示，去掉表面所有氧化层並清洗好，接着生长一 N型缓冲外延层10(厚度约Ium至5um，最高掺杂浓度约为I X 1015/cm3至I X 10 ls/cm3，接着生长一低掺杂N型外延层9，低掺杂浓度和厚度视器件的耐压而定，如耐压为400V器件，则厚度最少为40um左右，浓度约为 I X 11Vcm3至 4 X 10 15/cm3。
[0105]如图15所示，然后用前道工序把器件的表面单元和终端结构，如IGBT器件表面的UMOS单元，制造在外延娃片的前表面，在娃片的前表面之上为UMOS单元的层间介质3，金属层2 (钛/氮化钛层，钨和铝合金)和钝化层I。
[0106]如图16所示，把完成前道工艺的硅片磨薄至外延层与衬底交界处附近，然后去除研磨引起的缺陷，接着便进行背面金属化形成背面电极，这样的背面结构和制作工艺可以避免了对薄片背面做离子注入。
[0107]最后应要说明的是:以上仅为本发明的优选实施例而已，并不用于限制本发明，本发明可用于涉及制造半导体功率器件(例如，沟槽绝缘栅双极晶体管Trench IGBT或FRRD或MCT或GTO)，本文件的
【发明内容】
与实施例是以N型通道器件作出说明，本发明亦可用于P型通道器件，尽管参照实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，但是凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种制造在外延硅片上的功率器件包括前面结构与背面结构，前面结构是制造在硅外延层表面上，背面结构至少包括以下部分: (1)在半导体背表面至少有一独立的P+区14，宽度大于10um，这P+区的一边与背面金属相连接形成欧姆接触，另一边是N型缓冲区10，这P+区的掺杂最高浓度范围为5X 118/cm3至 I X 10 20/cm3； (2)在靠近半导体背表面至少有一N型缓冲区10，宽度大于lOum，这N型缓冲区10的一边有部分边界是与P+区14相连接，有部分边界是与背面金属相连接形成非欧姆接触，另一边是较低浓度掺杂N型基区9，这N型缓冲区的掺杂最高浓度范围为I X 11Vcm3至I X 10 18/cm3，这N型缓冲区10是在生长外延层过程中形成的； (3)半导体背表面有两种不同的掺杂区与背面金属接触，这两种不同的掺杂区是P+区14和N型缓冲区10，这两种掺杂区域是在生长外延层过程中形成的； (4)半导体背表面与背面金属层相连接形成背面电极，其中金属层与P+区14形成欧姆接触与N型缓冲区10形成非欧姆接触。2.根据权利要求1所述在部分(4)之半导体背表面，其特征在于它的形成是把完成器件前部结构后，对硅衬底背面进行研磨处理，研磨至衬底与外延层交界处附近，最后对研磨后的背面作去缺陷处理。3.根据权利要求1所述在部分(I)之P+区14，其特征在于有多于一个P+14区，其中至少有一个P+区14的宽度大于lOOum。4.根据权利要求1所述在部分(2)之N型缓冲区10，其特征在于N型缓冲区10的一边是较低浓度掺杂N型基区9，另一边靠近半导体背表面但可以没有与背面金属相连接，这N型缓冲区10是在生长外延层过程中形成的。5.一种制造在外延硅片上的功率器件包括前面结构与背面结构，前面结构是制造在硅外延层表面上，背面结构至少包括以下部分: (1)在半导体背表面至少有一独立的P+区14，宽度大于10um，这P+区的一边与背面金属相连接形成欧姆接触，侧边是低浓度掺杂的P型区16，另一边是N型缓冲区10，N型缓冲区的掺杂最高浓度范围为I X 11Vcm3至I X 10 isVcm3，这P+区的掺杂最高浓度范围为5 X 11Vcm3S IXlO2Vcm3; (2)在靠近半导体背表面至少有一独立的低浓度掺杂的P型区16，宽度大于10um，这低浓度掺杂的P型区16是在P+掺杂区之间，这低浓度掺杂的P型区16有一边与背面金属相连接，有一边是N型缓冲区10，这低浓度掺杂的P型区16的掺杂最高浓度范围为IXlO14/cm3至 I X 10 18/cm3； (3)在靠近半导体背面有四种不同的掺杂区，这四种不同的掺杂区是P+区14，低浓度掺杂的P型区16，N型缓冲区10和N型基区9，其中P+区14和N型缓冲区10和N型基区9是在生长外延层过程中形成的，低浓度掺杂的P型区可以是在生长外延层过程中形成的，亦可以是在完成背面研磨后由离子注入形成的； (4)半导体背表面有两种不同的掺杂区与背面金属层相连接形成背面电极，其中P+区14与金属层形成欧姆接触和低浓度掺杂的P型区16与金属层形成非欧姆接触。6.一种制造在外延硅片上的功率器件包括前面结构与背面结构，前面结构是制造在硅外延层表面上，背面结构至少包括以下部分: (1)在半导体背表面至少有一独立的P+区14，宽度大于10um，这P+区的一边与背面金属相连接形成欧姆接触，另一边被N型缓冲区17包围，N型缓冲区的掺杂最高浓度范围为IX 1015/cm3至 I X 10 ls/cm3，这 P+ 区的掺杂最高浓度范围为 5 X 11Vcm3至 I X 10 20/cm3; (2)在靠近半导体背表面至少有一N型缓冲区17，这N型缓冲区17有一边把P+区14围起来，有一边被较低掺杂N型基区9包围，另有一小部份边界与背面金属相连接形成非欧姆接触，N型缓冲区的掺杂最高浓度范围为I X 11Vcm3至I X 10 18/cm3； (3)半导体背表面有三种不同的掺杂区与背面金属接触，这三种不同的掺杂区是P+区14，N型基区9和N型缓冲区17，这三种掺杂区域是在生长外延层过程中形成的； (4)半导体背表面与背面金属层相连接形成背面电极，其中金属层与P+区14形成欧姆接触，与N型基区9和N型缓冲区17形成非欧姆接触。7.根据权利要求6所述在部分(I)之P+区14，其特征在于有多于一个P+区14，其中至少有一个P+区14的宽度大于lOOum。8.根据权利要求6所述在部分(I)之N型缓冲区17，其特征在于有多于一个N型缓冲区17，在N型缓冲区17与N型缓冲区17之间靠近背面金属处是一层掺杂低和薄的P型层16，其掺杂最高浓度范围为IX 1015/cm3至IX 10 ls/cm3，厚度薄于2um，这样半导体背表面有三种不同的掺杂区与背面金属接触，这三种不同的掺杂区是P+区14，N型缓冲区17和P型薄层16，P+区14和N型缓冲区17是在生长外延层过程中形成的而P型薄层16是在完成背面研磨后由离子注入形成的。9.一种制造在外延硅片上的功率器件包括前面结构与背面结构，前面结构是制造在硅外延层表面上，背面结构至少包括以下部分: (1)在半导体背表面至少有一独立的P+区14，宽度大于10um，这P+区的一边与背面金属相连接形成欧姆接触，另一边是N型缓冲区10，N型缓冲区的掺杂最高浓度范围为I X 11Vcm3S 1X10 ls/cm3，这 P+ 区 14 的掺杂最高浓度范围为 5 X 10ls/cm3至 I X 10 2°/cm3; (2)在靠近半导体背表面至少有一独立的+N区18，宽度大于lOum，这N+区的一边与背面金属相连接形成欧姆接触，另一边是N型缓冲区10，这N+区的掺杂最高浓度范围为5 X 11Vcm3S IXlO2Vcm3; (3)在靠近半导体背面有三种不同的掺杂区，这三种不同的掺杂区是P+区14，N+型区18和N型缓冲区10，这三种掺杂区域是在生长外延层过程中形成的； (4)半导体背表面有两种不同的掺杂区与背面金属层相连接形成背面电极，其中金属层与P+区14和N+型区18形成欧姆接触。10.根据权利要求9所述在部分(I)之P+区14，其特征在于有多于一个P+区14，其中至少有一个P+区14的宽度大于lOOum。11.一种制造在外延硅片上的功率器件包括前面结构与背面结构，前面结构是制造在硅外延层表面上，背面结构至少包括以下部分: (1)在半导体背表面至少有一独立的P+区14，宽度大于10um，这P+区的一边与背面金属相连接形成欧姆接触，另一边是被N型缓冲区10包围，N型缓冲区的掺杂最高浓度范围为I X 11Vcm3S I X 10 ls/cm3，这P+区14的掺杂最高浓度范围为5 X 1isVcm3至I X 10 20/cm3； (2)在靠近半导体背表面至少有一独立的+N区18，宽度大于lOum，这N+区的一边与背面金属相连接形成欧姆接触，另一边是被N型缓冲区10包围，这N+区的掺杂最高浓度范围为 5 X 11Vcm3S I X 10 20/cm3； (3)在靠近半导体背面有三种不同的掺杂区，这三种不同的掺杂区是P+区14，N+型区18和N型缓冲区10，这三种掺杂区域是在生长外延层过程中形成的； (4)半导体背表面有三种不同的掺杂区与背面金属层相连接形成背面电极，其中金属层与P+区14和N+型区18形成欧姆接触，与N型缓冲区10形成非欧姆接触。12.根据权利要求11所述在部分(I)之P+区14，其特征在于有多于一个P+区，其中至少有一个P+区的宽度大于10um013.—种制造在外延硅片上的功率器件包括前面结构与背面结构，前面结构是制造在硅外延层表面上，背面结构至少包括以下部分: (1)在半导体背表面至少有一独立的P+区14，宽度大于10um，这P+区的一边与背面金属相连接形成欧姆接触，另一边是N型缓冲区17，侧边是+N区18，N型缓冲区的掺杂最高浓度范围为I X 11Vcm3至I X 10 ls/cm3，这P+区的掺杂最高浓度范围为5 X 10ls/cm3至I X 120/cm3； (2)在靠近半导体背表面至少有一独立的+N区18，宽度大于lOum，这N+区的一边与背面金属相连接形成欧姆接触，另一边是型基区9，这N+区的掺杂最高浓度范围为5X 118/cm3至 I X 10 20/cm3； (3)在靠近半导体背面有四种不同的掺杂区，这四种不同的掺杂区是P+区14，N+型区18，型基区9和N型缓冲区17，这四种掺杂区域是在生长外延层过程中形成的； (4)半导体背表面有两种不同的掺杂区与背面金属层相连接形成背面电极，其中金属层与P+区14和N+型区18形成欧姆接触。14.根据权利要求13所述在部分(I)之P+区14，其特征在于有多于一个P+区14，其中至少有一个P+区14的宽度大于lOOum。15.一种制造在外延硅片上的功率器件包括前面结构与背面结构，前面结构是制造在硅外延层表面上，背面结构至少包括以下部分: (1)在靠近半导体背表面至少有一独立的P+区14，宽度大于10um，这P+区的一边与背面金属相连接形成欧姆接触，另一边是被N型缓冲区17包围，N型缓冲区的掺杂最高浓度范围为lX1015/cm3至I X 10 isVcm3，这P+区的掺杂最高浓度范围为5 X 1isVcm3至IXlO20/cm3； (2)在靠近半导体背表面至少有一独立的+N区18，宽度大于lOum，这N+区的一边与背面金属相连接形成欧姆接触，另一边是被N型基区9包围，这N+区的掺杂最高浓度范围为5 X 11Vcm3S IXlO2Vcm3; (3)在靠近半导体背表面有四种不同的掺杂区，这四种不同的掺杂区是P+区14，N+型区18，型基区9和N型缓冲区17，这四种掺杂区域是在生长外延层过程中形成的； (4)半导体背表面有四种不同的掺杂区与背面金属层相连接形成背面电极，其中金属层与P+区14和N+型区18形成欧姆接触，与N型基区9和N型缓冲区17形成非欧姆接触。16.根据权利要求15所述在部分(I)之P+区14，其特征在于有多于一个P+区14，其中至少有一个P+区14的宽度大于lOOum。
【文档编号】H01L29/739GK105990406SQ201510004712
【公开日】2016年10月5日
【申请日】2015年1月28日
【发明人】苏冠创, 黄升晖
【申请人】南京励盛半导体科技有限公司