一种半导体器件及其制造方法和电子装置的制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件，包括：具有第一掺杂类型的半导体衬底；形成于半导体衬底内具有第二掺杂类型的第一阱区和第二阱区；位于半导体衬底内且介于第一阱区和第二阱区之间的沟槽；位于第二阱区的部分表面上的凸起结构；位于沟槽底部和侧壁上的第一高k介电层；位于第一高k介电层之上填充满沟槽并覆盖所述凸起结构的具有第一掺杂类型的浮栅，置于所述浮栅暴露的表面，以及部分第一阱区和第二阱区的表面上的第二高k介电层；设置于第二高k介电层之上、覆盖及包围浮栅的控制栅。本发明的半导体器件，增加了器件的存储电容容量，可提高器件所存储电荷的保持时间。
【专利说明】
一种半导体器件及其制造方法和电子装置
技术领域
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子
目.0
【背景技术】
[0002]金属一氧化物一半导体场效应晶体管(MOSFET)是目前集成电路中的主流器件，根据摩尔定律，芯片上的晶体管特征尺寸在不断地缩小，使得芯片上的晶体管数量每隔18个月便会增加一倍。过去几十年工艺的进步让MOSFET晶体管的尺寸不断缩小，越来越接近其物理极限。集成度的增加使得芯片功耗密度太大而面临散热困难。因此，业界一直尝试在材料和电路设计方面有所突破，同时积极寻找基于新结构和新原理的晶体管，突破现有的技术瓶颈。
[0003]半浮棚■晶体管(Sem1-Floating-GateTransistorJI^lSFGT)是介于普通MOSFET晶体管和浮栅晶体管之间的晶体管。这种晶体管的“数据”擦写更加容易、迅速，而且整个过程都可以在低电压条件下完成，为实现芯片低功耗运行创造了条件。
[0004]半浮栅晶体管在CPU的高速缓存(Cache) ,DRAM和CMOS图像传感器等领域有很好的应用前景，且优势明显。比如CPU的高速缓存，现在通常采用6个MOS晶体管构成一个存储单元(SRAM)，集成度低，占用面积大。在28nm英特尔XeonCPU中约一半的面积被迫交给缓存占用，极大地浪费了资源。如果采用半浮栅晶体管设计缓存电路，则单个晶体管即可构成一个存储单元，速度与传统6个MOS晶体管的SRAM存储单元相当，但缓存占用的面积可以缩减为原来的十分之一，且降低了功耗。
[0005]然而，半浮栅器件局限于面积和集成度的要求，其用于保持电荷的存储电容比较小，致使半浮栅存储器保持时间较短，影响了其应用领域。
[0006]因此，有必要提出一种新的半导体器件及其制造方法，以解决现有技术的不足。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]为了克服目前存在的问题，本发明实施例一提供一种半导体器件，包括:
[0009]具有第一掺杂类型的半导体衬底；
[0010]形成于所述半导体衬底内具有第二掺杂类型的第一阱区和第二阱区；
[0011]位于所述半导体衬底内且介于所述第一阱区和第二阱区之间的沟槽，所述沟槽底部的半导体衬底将所述第一阱区和第二阱区连接，构成器件的沟道区；
[0012]位于所述第二阱区的部分表面上的凸起结构，所述凸起结构的一侧壁与所述沟槽靠近所述第二阱区的侧壁对齐；
[0013]位于所述沟槽底部和侧壁上的第一高k介电层；
[0014]位于所述第一高k介电层之上填充满所述沟槽并覆盖所述凸起结构的具有第一掺杂类型的浮栅，其中，部分浮栅高于所述半导体衬底暴露的表面，该部分浮栅对应所述沟槽内的部分区域，其靠近所述第一阱区的侧壁与所述第一阱区间隔，靠近所述第二阱区的侧壁位于所述凸起结构的顶面上；
[0015]设置于所述浮栅暴露的表面，以及部分所述第一阱区和所述第二阱区的表面上的第二高k介电层；
[0016]设置于所述第二高k介电层之上、覆盖及包围所述浮栅的控制栅。
[0017]进一步，还包括:
[0018]位于所述控制栅两侧的栅极侧墙；
[0019]在所述栅极侧墙的两侧、所述第一阱区和第二阱区内分别形成的源区和漏区。
[0020]进一步，所述第一掺杂类型为η型，所述第二掺杂类型为P型；或者，所述第一掺杂类型为P型，所述第二掺杂类型为η型。
[0021]进一步，所述浮栅为原位掺杂的多晶硅层，所述控制栅由金属、合金或掺杂的多晶硅形成。
[0022]进一步，所述凸起结构与所述半导体衬底表面垂直，所述凸起结构由所述半导体衬底凸起的部分构成或具有与所述半导体衬底相同的材质。
[0023]进一步，所述凸起结构为第一掺杂类型。
[0024]进一步，高于所述半导体衬底顶面的部分浮栅，其靠近所述第二阱区的侧壁与所述凸起结构最外侧的侧壁对齐。
[0025]进一步，所述第一高k介电层和所述第二高k介电层的材料选自氧化娃、氮化娃、氮氧化娃、氧化給、氧化給娃、氮氧化給娃、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡锁钛、氧化钡钛、氧化锁钛和氧化铝中的一种或几种。
[0026]本发明实施例二提供一种半导体器件的制造方法，包括:
[0027]步骤S301:提供具有第一掺杂类型的半导体衬底，所述半导体衬底内具有第二掺杂类型的第一阱区和第二阱区，以及介于所述第一阱区和第二阱区之间的沟槽，所述沟槽底部的半导体衬底将所述第一阱区和第二阱区连接，构成器件的沟道区；
[0028]步骤S302:在所述沟槽的底部和侧壁上形成第一高k介电层，其中位于所述沟槽侧壁上的第一高k介电层的顶面低于所述半导体衬底的顶面高于所述沟槽的底部；
[0029]步骤S303:在所述半导体衬底表面上以及所述第一高k介电层上形成具有第一掺杂类型的浮栅材料层；
[0030]步骤S304:依次刻蚀部分所述浮栅材料层和所述半导体衬底停止于所述沟槽侧壁上的第一高k介电层的顶面上，以形成浮栅和位于所述浮栅下方所述第二阱区部分表面上的凸起结构，所述刻蚀之后高于所述半导体衬底暴露的表面的部分浮栅位置向所述第二阱区偏移与所述第一阱区间隔一定距离并部分对应所述沟槽内的区域；
[0031]步骤S305:在所述浮栅暴露的表面以及部分所述第一阱区和所述第二阱区的表面上形成第二高k介电层，和位于第二高k介电层上并覆盖及包围所述浮栅的控制栅。
[0032]进一步，在所述步骤S305之后还包括:
[0033]步骤S306:在所述控制栅两侧形成栅极侧墙；
[0034]步骤S307:在所述栅极侧墙两侧的第一阱区和第二阱区内形成源区和漏区。
[0035]进一步，所述步骤S301包括以下步骤:
[0036]提供具有第一掺杂类型的半导体衬底，在所述半导体衬底内形成有具有第二掺杂类型的阱，以及位于所述半导体衬底表面上的掩膜层；
[0037]图案化所述掩膜层，对所述半导体衬底进行刻蚀，形成底部位于所述第一掺杂类型的半导体衬底内并贯穿所述第二掺杂类型的阱的所述沟槽，该沟槽将所述具有第二掺杂类型的阱分割为所述第一阱区和所述第二阱区。
[0038]进一步，所述步骤S302包括以下步骤:
[0039]在所述沟槽的侧壁和底部以及图案化的所述硬掩膜层暴露的表面上形成第一高k介电层；
[0040]在所述沟槽底部的第一高k介电层上形成填充所述沟槽的保护层，回蚀刻所述保护层直到暴露位于所述沟槽侧壁上的部分所述第一高k介电层；
[0041]刻蚀去除暴露的所述第一高k介电层，以使所述沟槽侧壁上的第一高k介电层的顶面低于所述半导体衬底的顶面高于所述沟槽的底部；
[0042]依次去除图案化的所述硬掩膜层和所述保护层。
[0043]进一步，所述第一掺杂类型为η型，所述第二掺杂类型为P型；或者，所述第一掺杂类型为P型，所述第二掺杂类型为η型。
[0044]进一步，所述浮栅材料层为原位掺杂的多晶硅层，所述控制栅由金属、合金或掺杂的多晶硅形成。
[0045]进一步，在所述步骤303和步骤304之间还包括步骤:对所述浮栅材料层进行平坦化的步骤。
[0046]进一步，所述保护层为底部抗反射层。
[0047]进一步，所述第一高k介电层和所述第二高k介电层的材料选自氧化娃、氮化娃、氮氧化娃、氧化給、氧化給娃、氮氧化給娃、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡锁钛、氧化钡钛、氧化锁钛和氧化铝中的一种或几种。
[0048]进一步，在形成所述浮栅后，还包括高温退火的步骤，以使所述浮栅内的掺杂杂质扩散进入所述凸起结构。
[0049]本发明实施例三提供一种电子装置，包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件包括:
[0050]具有第一掺杂类型的半导体衬底，形成于所述半导体衬底内具有第二掺杂类型的第一阱区和第二阱区；
[0051]位于所述半导体衬底内且介于所述第一阱区和第二阱区之间的沟槽，所述沟槽底部的半导体衬底将所述第一阱区和第二阱区连接，构成器件的沟道区；
[0052]位于所述第二阱区的部分表面上的凸起结构，所述凸起结构的一侧壁与所述沟槽靠近所述第二阱区的侧壁对齐；
[0053]位于所述沟槽底部和侧壁上的第一高k介电层；
[0054]位于所述第一高k介电层之上填充满所述沟槽并覆盖所述凸起结构的具有第一掺杂类型的浮栅，其中，部分浮栅高于所述半导体衬底暴露的表面，该部分浮栅对应所述沟槽内的部分区域，其靠近所述第一阱区的侧壁与所述第一阱区间隔，靠近所述第二阱区的侧壁位于所述凸起结构顶面上；
[0055]设置于所述浮栅暴露的表面，以及部分所述第一阱区和所述第二阱区的表面上的第二高k介电层；
[0056]设置于所述第二高k介电层之上、覆盖及包围所述浮栅的控制栅。
[0057]本发明的半导体器件，使用高k介电层作为栅介质和多晶硅间介质，增加了器件的存储电容容量，可提高器件所存储电荷的保持时间，同时提高MOSFET和TFET等场效应晶体管的性能。
【附图说明】
[0058]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0059]附图中:
[0060]图1为本发明实施例一的一种半导体器件的结构的示意性剖视图；
[0061]图2A至2J为本发明实施例二的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；
[0062]图3为本发明实施例二的一种半导体器件的制造方法的一种示意性工艺流程图。
【具体实施方式】
[0063]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0064]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0065]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至IJ”或“耦合至IJ”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0066]空间关系术语例如“在...下，，、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0067]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0068]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0069]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述夕卜，本发明还可以具有其他实施方式。
[0070]实施例一
[0071]下面，参照图1来描述本实施例的半导体器件的结构。该实施例中半导体器件为一种三维半浮栅器件，其包括以下结构。
[0072]如图1所示，本实施例半导体器件包括具有第一掺杂类型的半导体衬底100。半导体衬底100的构成材料可以采用掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，半导体衬底100的构成材料选用单晶硅，所述第一掺杂类型为P型或11型。
[0073]还包括形成于所述半导体衬底100内具有第二掺杂类型的第一阱区1011和第二阱区1012。所述第二掺杂类型与所述第一掺杂类型相反，当所述第一掺杂类型为P型时，所述第二掺杂类型为η型，或者，当所述第一掺杂类型为η型时，所述第二掺杂类型为P型。
[0074]还包括位于所述半导体衬底100内且介于所述第一阱区1011和第二阱区1012之间的沟槽，所述沟槽底部的半导体衬底100将所述第一阱区1011和第二阱区1012连接，构成器件的沟道区。
[0075]还包括位于所述第二阱区1012的部分表面上的凸起结构100a，该凸起结构10a的一侧壁与沟槽靠近所述第二阱区1012的侧壁对齐。示例性地，所述凸起结构10a与所述半导体衬底100表面垂直，所述凸起结构10a由所述半导体衬底100凸起部分沟槽，或者，所述凸起结构10a具有与所述半导体衬底100相同的材质。示例性地，凸起结构10a
为第一掺杂类型。
[0076]还包括位于所述沟槽底部和侧壁上的第一高k介电层1041，位于所述第一高k介电层1041之上填充满所述沟槽并覆盖所述凸起结构10a的具有第一掺杂类型的浮栅106，其中，部分浮栅106高于所述半导体衬底100暴露的表面，该部分浮栅106对应所述沟槽内的部分区域，其靠近所述第一阱区1011的侧壁与所述第一阱区1011间隔，靠近所述第二阱区1012的侧壁位于所述凸起结构10a顶面的上方。由于所述浮栅106与凸起结构10a直接接触，所述浮栅106通过所述凸起结构10a与所述半导体衬底100内的第二阱区1012相连。由于半导体器件制作过程中的高温过程，使得浮栅106中的掺杂杂质可扩散进入凸起结构10a形成良好接触，同时使得该凸起结构10a的掺杂类型与浮栅相同均为第一掺杂类型。在一个示例中，高于所述半导体衬底100顶面的部分浮栅106，其靠近所述第二阱区1012的侧壁与所述凸起结构10a最外侧的侧壁对齐。
[0077]还包括设置于所述浮栅106暴露的表面，以及部分第一阱区1011和第二阱区1012的表面上的第二高k介电层1042，设置于所述第二高k介电层1042之上、覆盖及包围所述浮栅106的控制栅107。其中，控制栅107在沿沟道方向上的长度应超过浮栅106。
[0078]还包括位于所述控制栅107两侧的栅极侧墙108，在所述栅极侧墙108的两侧、所述第一阱区1011和第二阱区1012内形成的源区1lla和漏区1012a。漏区和浮栅106之间形成隧道场效应晶体管(TFET)，其沟道长度由控制栅超出浮栅106的长度决定。
[0079]示例性地，所述浮栅106为原位掺杂的多晶硅层，所述控制栅107由金属、合金或掺杂的多晶硅形成。
[0080]示例性地，所述第一高k介电层1041和所述第二高k介电层1042的材料选自氧化娃、氮化娃、氮氧化娃、氧化給、氧化給娃、氮氧化給娃、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡锁钛、氧化钡钛、氧化锁钛和氧化铝中的一种或几种。
[0081]本发明的半导体器件，使用高k介电层作为栅介质和多晶硅间介质，增加了器件的存储电容容量，可提高器件所存储电荷的保持时间，同时提高MOSFET和TFET等场效应晶体管的性能。
[0082]实施例二
[0083]下面，参照图2A-图2J以及图3来描述本发明实施例的一种半导体器件的制造方法的详细步骤。其中，2A至2J为本发明实施例的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；图3为本发明实施例的一种半导体器件的制造方法的一种示意性工艺流程图。
[0084]本实施例的一种半导体器件的制造方法，用于制造实施例一所述的半导体器件，主要包括如下步骤:
[0085]首先，执行步骤S301，提供具有第一掺杂类型的半导体衬底，所述半导体衬底内具有第二掺杂类型的第一阱区和第二阱区，以及介于所述第一阱区和第二阱区之间的沟槽，所述沟槽底部的半导体衬底将所述第一阱区和第二阱区连接，构成器件的沟道区。
[0086]在一个示例中，步骤S301包括以下步骤:
[0087]首先，如图2A所示，提供具有第一掺杂类型的半导体衬底100，在所述半导体衬底100内形成有具有第二掺杂类型的阱101，以及位于所述半导体衬底100表面上的掩膜层102。所述第二掺杂类型的阱101用作之后形成第一阱区和第二阱区。
[0088]示例性地，所述掩膜层102包括自下而上的氧化硅1021和氮化硅1022叠层，但掩膜层并不仅限于上述材料还可以为其它适合的材料。
[0089]接着，如图2B所示，图案化所述掩膜层102，所述掩膜层102定义出所述沟槽103的尺寸；以所述图案化的掩膜层102为掩膜，对所述半导体衬底100进行刻蚀，形成底部位于所述第一掺杂类型的半导体衬底100内并贯穿所述第二掺杂类型的阱101的沟槽103，该沟槽103将所述具有第二掺杂类型的阱101分隔开，分别作为器件的第一阱区1011和第二阱区1012，其所述沟槽底部的具有第一掺杂类型的半导体衬底将所述第一阱区1011和第二阱区1012连接，成为器件的沟道区。示例性地，通过光刻工艺进行对掩膜层102的图案化步骤。
[0090]执行步骤S302，在所述沟槽的底部和侧壁上形成第一高k介电层，其中位于所述沟槽侧壁上的第一高k介电层的顶面低于所述半导体衬底的顶面高于所述沟槽的底部。
[0091]在一个示例中，步骤S302包括以下步骤:
[0092]首先，继续如图2B所示，在所述沟槽103的侧壁和底部以及图案化的所述硬掩膜层102暴露的表面上形成第一高k介电层1041。
[0093]所述第一高k介电层1041可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20 (真空中测量)的氧化硅、氮化硅和氮氧化硅。或者，第一高k介电层1041可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡锁钛、氧化钡钛、氧化锁钛和氧化铝等，或也可为几种的组合物。第一高k介电层1041可采用化学气相沉积、原子沉积、磁控溅射等沉积工艺形成。较佳地，所述第一高k介电层1041的厚度可为I?20nm。
[0094]接着，如图2C所示，在所述沟槽103底部的第一高k介电层1041上形成填充所述沟槽的保护层105，回蚀刻所述保护层105直到暴露位于所述沟槽103侧壁上的部分所述第一高k介电层1041。
[0095]示例性地，所述保护层105为底部抗反射层(Bottom Ant1-Reflective Coating,简称BARC)，但并不局限于上述材料，还可为其它适合的材料，例如无定形碳层。所述底部抗反射层可以为富硅聚合物，用于实现以下功能:用于曝光过程中的抗反射，提供较高的蚀刻选择比，用以保证临界尺寸；同时对其下方的第一高k介电层起到保护作用。
[0096]可采用干法刻蚀或者湿法刻蚀执行回蚀刻的步骤，该回蚀刻具有保护层对第一高k介电层104的高选择蚀刻比。
[0097]接着，如图2D所示，刻蚀去除暴露的所述第一高k介电层104，以使所述沟槽103侧壁上的第一高k介电层104的顶面低于所述半导体衬底100的顶面高于所述沟槽103的底部。
[0098]如图2D和图2E所示，依次去除图案化的所述硬掩膜层和所述保护层。去除所述硬掩膜层和所述保护层的方法可以为刻蚀的方法，该刻蚀可以为干法刻蚀或者湿法刻蚀等工艺，该刻蚀具有对硬掩膜层和保护层高的蚀刻选择比，具有对半导体衬底和第一高k介电层低的蚀刻选择比。
[0099]执行步骤S303，在所述半导体衬底表面上以及所述第一高k介电层上形成浮栅材料层。
[0100]如图2F所示，在所述半导体衬底100表面上以及所述第一高k介电层1041上形成具有第一掺杂类型的浮栅材料层1061。
[0101]较佳地，所述浮栅材料层1061为原位掺杂的多晶硅层。形成原位掺杂多晶硅层的方法可以为:在半导体衬底表面上以及所述第一高k介电层上沉积形成多晶硅层，对该多晶硅层进行原位掺杂。沉积的方法可以选自化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅射及物理气相沉积(PVD)等一般相似方法。采用原位(in suit)掺杂的方法对多晶硅层进行掺杂，掺杂的杂质可根据不同的掺杂类型选择，若形成P型原位掺杂的多晶硅层，则掺杂的杂质为硼或者锗，较佳地为硼；若形成N型原位掺杂的多晶硅层，则掺杂的杂质为磷或砷，较佳地为磷。原位掺杂是将掺杂原子离化、分离、加速形成离子束流后，在沉积的过程中同步掺杂进入多晶硅层中，掺杂杂质在多晶硅层中的均匀程度较尚O
[0102]还可选择性地对浮栅材料层1061进行平坦化，所述平坦化可以为化学机械研磨平坦化工艺。
[0103]执行步骤S304，依次刻蚀部分所述浮栅材料层和所述半导体衬底停止于所述沟槽侧壁上的第一高k介电层的顶面上，以形成浮栅和位于所述浮栅下方所述第二阱区部分表面上的凸起结构，刻蚀之后高于所述半导体衬底暴露的表面的部分浮栅位置向所述第二阱区偏移与所述第一阱区间隔一定距离并部分对应所述沟槽内的区域。
[0104]具体地，可先在浮栅材料层表面沉积形成硬掩膜层，并通过光刻工艺和刻蚀工艺定义器件的浮栅，本实施例中，浮栅图案向第二阱区偏移，与第一阱区间隔一定距离并至少部分浮栅图案对应沟槽内的部分区域；接着，以图案化后的硬掩膜层为掩膜，依次刻蚀部分浮栅材料层1061和半导体衬底100停止于所述沟槽103侧壁上的第一高k介电层1041的顶面上，以形成浮栅106和位于所述浮栅106下方部分第二阱区1012表面上的凸起结构100a，刻蚀之后高于所述半导体衬底100暴露的表面的部分浮栅106位置向所述第二阱区1012偏移与所述第一阱区1011间隔一定距离并部分对应所述沟槽103内的区域，形成的凸起结构10a位于部分第二阱区1012的表面上，所述凸起结构10a的一侧壁与所述沟槽103的靠近所述第二阱区1012的侧壁对齐，如图2G所示。由于所述浮栅106与凸起结构10a直接接触，所述浮栅106通过所述凸起结构10a与所述半导体衬底100内的第二讲区1012相连。
[0105]值得注意的是，在形成所述浮栅106之后，还可选择性的进行高温退火的步骤，以使所述浮栅内的掺杂杂质扩散进入所述凸起结构10a形成良好接触，同时使得该凸起结构10a的掺杂类型与浮栅相同均为第一掺杂类型。当然，该高温退火还可借助浮栅之后正常工艺中的其他高温退火来实现。
[0106]执行步骤S305，在所述浮栅暴露的表面以及部分所述第一阱区和所述第二阱区的表面上形成第二高k介电层，和位于第二高k介电层上并覆盖及包围所述浮栅的控制栅。
[0107]具体地，如图2H所示，在浮栅106暴露的表面上以及半导体衬底100的表面上形成第二高k介电层1042，在第二高k介电层1042上形成覆盖并包围浮栅106的控制栅材料层 1071。
[0108]所述第二高k介电层1042可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20 (真空中测量)的氧化硅、氮化硅和氮氧化硅。或者，第二高k介电层1042可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡锁钛、氧化钡钛、氧化锁钛和氧化铝等，或也可为几种的组合物。第二高k介电层1042可采用化学气相沉积、原子沉积、磁控溅射等沉积工艺形成。较佳地，所述第二高k介电层1042的厚度可为I?20nm。
[0109]控制栅材料层1071可以为金属、合金或者为掺杂的多晶硅。
[0110]然后，在控制栅材料层1071上形成光刻胶并通过光刻工艺定义出器件的控制栅位置，接着以图案化的光刻胶为掩膜刻蚀去除暴露出的控制栅材料层1071，刻蚀后剩余的控制栅材料层形成器件的控制栅107，控制栅107在沿沟道方向上的长度应超过浮栅106，覆盖并包围浮栅106，如图21所示。
[0111]执行步骤S306，在所述控制栅两侧形成栅极侧墙。
[0112]具体地，可通过在已形成结构的暴露表面上沉积形成绝缘层，再在所形成的绝缘层上形成光刻胶，图案化光刻胶层，刻蚀去除暴露的绝缘层，刻蚀后剩余的绝缘层在控制栅107的两侧形成栅极侧墙108，如图2J所示。
[0113]执行步骤S307，在所述栅极侧墙两侧的第一阱区和第二阱区内分别形成源区和漏区。
[0114]具体地，进行第二掺杂类型的杂质离子注入，对控制栅107和为被控制栅107及栅极侧墙108覆盖的半导体衬底100进行掺杂，形成控制栅107的掺杂结构，并在第一阱区1011和第二阱区1012内分别形成源区1lla和漏区1012a，如图2J所示。
[0115]其中，漏区1012a和浮栅106之间形成隧道场效应晶体管(TFET)，其沟道长度由控制栅超出浮栅106的长度决定。
[0116]至此，完成了本实施例的一种半导体器件的制造方法的关键步骤的介绍，后续可以参照现有技术中的各种方法来实现整个半导体器件的制造，此处不再赘述。
[0117]综上所示，根据本发明的制造方法，利用高k介电层取代半浮栅器件中常规的氧化硅栅介质及ONO多晶硅间介质层(iro)，增加了器件的存储电容容量，提高了所存储电荷的保持时间，同时提高了 MOSFET和TFET等场效应晶体管的性能。
[0118]实施例三
[0119]本发明实施例提供一种电子装置，包括电子组件以及与该电子组件相连的半导体器件。其中，该半导体器件为如上所述的半导体器件或根据如上所述的半导体器件的制造方法制造的半导体器件。该电子组件可以为任何合适的组件。该半导体器件包括:
[0120]具有第一掺杂类型的半导体衬底；形成于所述半导体衬底内具有第二掺杂类型的第一阱区和第二阱区；位于所述半导体衬底内且介于所述第一阱区和第二阱区之间的沟槽，所述沟槽底部的半导体衬底将所述第一阱区和第二阱区连接，构成器件的沟道区；位于所述第二阱区的部分区域表面上的凸起结构，所述凸起结构的一侧壁与所述沟槽靠近所述第二阱区的侧壁对齐；位于所述沟槽底部和侧壁上的第一高k介电层；位于所述第一高k介电层之上填充满所述沟槽并覆盖所述凸起结构的具有第一掺杂类型的浮栅，其中，部分浮栅高于所述半导体衬底暴露的表面，该部分浮栅对应所述沟槽内的部分区域，其靠近所述第一阱区的侧壁与所述第一阱区间隔，靠近所述第二阱区的侧壁位于所述凸起结构的顶面上，所述浮栅通过所述凸起结构与所述半导体衬底内的第二阱区相连；设置于所述浮栅暴露的表面，以及部分所述第一阱区和所述第二阱区的表面上的第二高k介电层；设置于所述第二高k介电层之上、覆盖及包围所述浮栅的控制栅。
[0121]该半导体器件还包括:位于所述控制栅两侧的栅极侧墙；在所述栅极侧墙的两侦叭所述第一阱区和第二阱区内分别形成的源区和漏区。
[0122]示例性地，所述第一掺杂类型为η型，所述第二掺杂类型为P型；或者，所述第一掺杂类型为P型，所述第二掺杂类型为η型。
[0123]示例性地，所述浮栅为原位掺杂的多晶硅层，所述控制栅由金属、合金或掺杂的多晶娃形成。
[0124]示例性地，所述凸起结构与所述半导体衬底表面垂直，所述凸起结构由所述半导体衬底凸起的部分构成或具有与所述半导体衬底相同的材质。所述凸起结构为第一掺杂类型。
[0125]示例性地，高于所述半导体衬底顶面的部分浮栅，其靠近所述第二阱区的侧壁与所述凸起结构最外侧的侧壁对齐。
[0126]示例性地，所述第一高k介电层和所述第二高k介电层的材料选自氧化硅、氮化娃、氮氧化娃、氧化給、氧化給娃、氮氧化給娃、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡锁钛、氧化钡钛、氧化锁钛和氧化铝中的一种或几种。
[0127]由于使用的半导体器件具有高的存储电容容量和较长的所存储电荷的保持时间等优点，因此该电子装置同样具有上述优点。
[0128]该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD,DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如:具有该集成电路的手机主板等。
[0129]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件，其特征在于，包括: 具有第一掺杂类型的半导体衬底； 形成于所述半导体衬底内具有第二掺杂类型的第一阱区和第二阱区； 位于所述半导体衬底内且介于所述第一阱区和第二阱区之间的沟槽，所述沟槽底部的半导体衬底将所述第一阱区和第二阱区连接，构成器件的沟道区； 位于所述第二阱区的部分表面上的凸起结构，所述凸起结构的一侧壁与所述沟槽靠近所述第二阱区的侧壁对齐； 位于所述沟槽底部和侧壁上的第一高k介电层； 位于所述第一高k介电层之上填充满所述沟槽并覆盖所述凸起结构的具有第一掺杂类型的浮栅，其中，部分浮栅高于所述半导体衬底暴露的表面，该部分浮栅对应所述沟槽内的部分区域，其靠近所述第一阱区的侧壁与所述第一阱区间隔，靠近所述第二阱区的侧壁位于所述凸起结构的顶面上； 设置于所述浮栅暴露的表面，以及部分所述第一阱区和所述第二阱区的表面上的第二高k介电层； 设置于所述第二高k介电层之上、覆盖及包围所述浮栅的控制栅。2.根据权利要求1所述的半导体器件，其特征在于，还包括: 位于所述控制栅两侧的栅极侧墙； 在所述栅极侧墙的两侧、所述第一阱区和第二阱区内分别形成的源区和漏区。3.根据权利要求1所述的半导体器件，其特征在于，所述第一掺杂类型为η型，所述第二掺杂类型为P型；或者，所述第一掺杂类型为P型，所述第二掺杂类型为η型。4.根据权利要求1所述的半导体器件，其特征在于，所述浮栅为原位掺杂的多晶硅层，所述控制栅由金属、合金或掺杂的多晶硅形成。5.根据权利要求1所述的半导体器件，其特征在于，所述凸起结构与所述半导体衬底表面垂直，所述凸起结构由所述半导体衬底凸起的部分构成或具有与所述半导体衬底相同的材质。6.根据权利要求1所述的半导体器件，其特征在于，所述凸起结构为第一掺杂类型。7.根据权利要求1所述的半导体器件，其特征在于，高于所述半导体衬底顶面的部分浮栅，其靠近所述第二阱区的侧壁与所述凸起结构最外侧的侧壁对齐。8.根据权利要求1所述的半导体器件，其特征在于，所述第一高k介电层和所述第二高k介电层的材料选自氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡锁钛、氧化钡钛、氧化锁钛和氧化铝中的一种或几种。9.一种半导体器件的制造方法，包括: 步骤S301:提供具有第一掺杂类型的半导体衬底，所述半导体衬底内具有第二掺杂类型的第一阱区和第二阱区，以及介于所述第一阱区和第二阱区之间的沟槽，所述沟槽底部的半导体衬底将所述第一阱区和第二阱区连接，构成器件的沟道区； 步骤S302:在所述沟槽的底部和侧壁上形成第一高k介电层，其中位于所述沟槽侧壁上的第一高k介电层的顶面低于所述半导体衬底的顶面高于所述沟槽的底部； 步骤S303:在所述半导体衬底表面上以及所述第一高k介电层上形成具有第一掺杂类型的浮栅材料层； 步骤S304:依次刻蚀部分所述浮栅材料层和所述半导体衬底停止于所述沟槽侧壁上的第一高k介电层的顶面上，以形成浮栅和位于所述浮栅下方所述第二阱区部分表面上的凸起结构，所述刻蚀之后高于所述半导体衬底暴露的表面的部分浮栅位置向所述第二阱区偏移与所述第一阱区间隔一定距离并部分对应所述沟槽内的区域； 步骤S305:在所述浮栅暴露的表面以及部分所述第一阱区和所述第二阱区的表面上形成第二高k介电层，和位于第二高k介电层上并覆盖及包围所述浮栅的控制栅。10.根据权利要求9所述的制造方法，其特征在于，在所述步骤S305之后还包括: 步骤S306:在所述控制栅两侧形成栅极侧墙； 步骤S307:在所述栅极侧墙两侧的第一阱区和第二阱区内形成源区和漏区。11.根据权利要求9所述的制造方法，其特征在于，所述步骤S301包括以下步骤: 提供具有第一掺杂类型的半导体衬底，在所述半导体衬底内形成有具有第二掺杂类型的阱，以及位于所述半导体衬底表面上的掩膜层； 图案化所述掩膜层，对所述半导体衬底进行刻蚀，形成底部位于所述第一掺杂类型的半导体衬底内并贯穿所述第二掺杂类型的阱的所述沟槽，该沟槽将所述具有第二掺杂类型的阱分割为所述第一阱区和所述第二阱区。12.根据权利要求11所述的制造方法，其特征在于，所述步骤S302包括以下步骤: 在所述沟槽的侧壁和底部以及图案化的所述硬掩膜层暴露的表面上形成第一高k介电层； 在所述沟槽底部的第一高k介电层上形成填充所述沟槽的保护层，回蚀刻所述保护层直到暴露位于所述沟槽侧壁上的部分所述第一高k介电层； 刻蚀去除暴露的所述第一高k介电层，以使所述沟槽侧壁上的第一高k介电层的顶面低于所述半导体衬底的顶面高于所述沟槽的底部； 依次去除图案化的所述硬掩膜层和所述保护层。13.根据权利要求9所述的制造方法，其特征在于，所述第一掺杂类型为η型，所述第二掺杂类型为P型；或者，所述第一掺杂类型为P型，所述第二掺杂类型为η型。14.根据权利要求9所述的制造方法，其特征在于，所述浮栅材料层为原位掺杂的多晶硅层，所述控制栅由金属、合金或掺杂的多晶硅形成。15.根据权利要求9所述的制造方法，其特征在于，在所述步骤303和步骤304之间还包括步骤:对所述浮栅材料层进行平坦化的步骤。16.根据权利要求12所述的制造方法，其特征在于，所述保护层为底部抗反射层。17.根据权利要求9所述的制造方法，其特征在于，所述第一高k介电层和所述第二高k介电层的材料选自氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡锁钛、氧化钡钛、氧化锁钛和氧化铝中的一种或几种。18.根据权利要求9所述的制造方法，其特征在于，在形成所述浮栅后，还包括高温退火的步骤，以使所述浮栅内的掺杂杂质扩散进入所述凸起结构。19.一种电子装置，其特征在于，包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件包括: 具有第一掺杂类型的半导体衬底，形成于所述半导体衬底内具有第二掺杂类型的第一阱区和第二阱区； 位于所述半导体衬底内且介于所述第一阱区和第二阱区之间的沟槽，所述沟槽底部的半导体衬底将所述第一阱区和第二阱区连接，构成器件的沟道区； 位于所述第二阱区的部分表面上的凸起结构，所述凸起结构的一侧壁与所述沟槽靠近所述第二阱区的侧壁对齐； 位于所述沟槽底部和侧壁上的第一高k介电层； 位于所述第一高k介电层之上填充满所述沟槽并覆盖所述凸起结构的具有第一掺杂类型的浮栅，其中，部分浮栅高于所述半导体衬底暴露的表面，该部分浮栅对应所述沟槽内的部分区域，其靠近所述第一阱区的侧壁与所述第一阱区间隔，靠近所述第二阱区的侧壁位于所述凸起结构顶面上； 设置于所述浮栅暴露的表面，以及部分所述第一阱区和所述第二阱区的表面上的第二高k介电层； 设置于所述第二高k介电层之上、覆盖及包围所述浮栅的控制栅。
【文档编号】H01L21/336GK105990428SQ201510086591
【公开日】2016年10月5日
【申请日】2015年2月17日
【发明人】王文博, 吴汉明
【申请人】中芯国际集成电路制造(上海)有限公司