半导体装置的制造方法
【专利摘要】实施方式的半导体装置具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一绝缘层、及第一绝缘区域。第二半导体区域设置在第一半导体区域之上。第一绝缘层与第二半导体区域相接。第一绝缘层包围第一半导体区域的至少一部分及第二半导体区域的至少一部分。第一绝缘区域包围第一绝缘层的至少一部分。
【专利说明】半导体装置
[0001]相关串请案
[0002]本申请案以日本专利申请2015-51579号(申请日:2015年3月16日)为基础申请案并享受其优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置。
【背景技术】
[0004]二极管、MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)、及IGBT (Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等半导体装置例如用于电力转换电路等。这些半导体装置例如通过在η型半导体区域的一部分之上形成P型半导体区域，使空乏层从该Pn接合面朝向η型半导体区域扩张而获得耐压。
[0005]然而，于在η型半导体区域的一部分之上形成着P型半导体区域的情况下，ρη接合面包含弯曲的部分。电场会集中在Pn接合面的弯曲部分。因此，半导体装置的耐压会因为该弯曲部的电场集中而降低。
[0006]因此，要求能够抑制半导体装置的耐压的降低的技术。
【发明内容】
[0007]本发明的实施方式提供一种能够抑制耐压的降低的半导体装置。
[0008]实施方式的半导体装置具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一绝缘层、及第一绝缘区域。
[0009]第二半导体区域设置在第一半导体区域之上。
[0010]第一绝缘层与第二半导体区域相接。第一绝缘层包围第一半导体区域的至少一部分及第二半导体区域的至少一部分。
[0011]第一绝缘区域包围第一绝缘层的至少一部分。
【附图说明】
[0012]图1是第一实施方式的半导体装置的俯视图。
[0013]图2是图1的Α-Α’剖视图。
[0014]图3是放大图2的一部分的剖视图。
[0015]图4是表示第一实施方式的半导体装置的制造步骤的步骤俯视图。
[0016]图5是图4的Α-Α’剖视图。
[0017]图6是表示第一实施方式的半导体装置的制造步骤的步骤俯视图。
[0018]图7是图6的Α-Α’剖视图。
[0019]图8是表示第一实施方式的半导体装置的制造步骤的步骤剖视图。
[0020]图9是表示第一实施方式的半导体装置的制造步骤的步骤剖视图。
[0021]图10是表示第一实施方式的半导体装置的制造步骤的步骤剖视图。
[0022]图11是表示第一实施方式的半导体装置的制造步骤的步骤剖视图。
[0023]图12是表示第一实施方式的半导体装置的制造步骤的步骤俯视图。
[0024]图13是图12的A-A’剖视图。
[0025]图14是表示第一实施方式的半导体装置的制造步骤的步骤剖视图。
[0026]图15是例示第一实施方式的半导体装置的特性的放大剖视图。
[0027]图16是放大第二实施方式的半导体装置的一部分的剖视图。
[0028]图17是表示第二实施方式的半导体装置的制造步骤的步骤剖视图。
[0029]图18是放大第三实施方式的半导体装置的一部分的剖视图。
[0030]图19是第四实施方式的半导体装置的剖视图。
[0031]图20是第五实施方式的半导体装置的剖视图。
[0032]图21是表示第五实施方式的半导体装置的制造步骤的步骤剖视图。
[0033]图22是第六实施方式的半导体装置的剖视图。
[0034]图23是放大图22的一部分的剖视图。
[0035]图24是第七实施方式的半导体装置的剖视图。
[0036]图25是表示第七实施方式的半导体装置的制造步骤的步骤剖视图。
[0037]图26是第八实施方式的半导体装置的剖视图。
[0038]图27是放大图26的一部分的剖视图。
[0039]图28是第九实施方式的半导体装置的剖视图。
[0040]图29是第十实施方式的半导体装置的剖视图。
【具体实施方式】
[0041 ] 以下，一边参照附图一边对本发明的各实施方式进行说明。
[0042]附图係模式性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比例等未必与现实相同。即便在表示相同部分的情况下，也存在根据附图不同而相互的尺寸或比例表现为不同的情况。
[0043]在本案说明书与各图中，对于与已经说明过的要素相同的要素标注同一符号并适当省略详细的说明。
[0044]在各实施方式的说明中，使用XYZ正交座标系统。例如，将相对于制作各实施方式的半导体装置时使用的衬底的主表面平行的方向且相互正交的两方向设为X方向(第二方向)及Y方向。而且，将相对于这些X方向及Y方向的二者正交的方向设为Z方向(第一方向)。
[0045]在各实施方式的说明中，n+、n、n及P+、p、p的表述表示各导电型的杂质浓度的相对高低。S卩，n+表示与η相比η型的杂质浓度相对较高，η表示与η相比η型的杂质浓度相对较低。P+表示与P相比P型的杂质浓度相对较高，P表示与P相比P型的杂质浓度相对较低。
[0046]对于以下说明的各实施方式，可将各半导体区域的P型与η型反转而实施各实施方式。
[0047](第一实施方式)
[0048]图1是第一实施方式的半导体装置100的俯视图。
[0049]图2是图1的A-A’剖视图。
[0050]图3是放大图2的一部分的剖视图。
[0051]在图1中，省略绝缘部10的一部分、阳极电极22、及绝缘层31。
[0052]半导体装置100例如为二极管。
[0053]半导体装置100具有n+型半导体区域I (第一导电型的第三半导体区域)、n型半导体区域2 (第一半导体区域)、P型半导体区域3 (第二导电型的第二半导体区域)、P+型半导体区域4(第五半导体区域)、第一绝缘层11、第一绝缘区域12、阴极电极21、阳极电极22、及绝缘层31。
[0054]如图1所示，p+型半导体区域4被P型半导体区域3包围。而且，P型半导体区域3被绝缘部10包围。n+型半导体区域I的一部分在从Z方向观察半导体装置100的情况下，设置在绝缘部10的周围。
[0055]如图1所示，半导体装置100的外缘(n+型半导体区域I的外缘)为四边形。但，并不限定于该示例，半导体装置100的外缘可为圆形，也可为角部具有较小曲率的四边形。
[0056]如图2所示，阴极电极21与n+型半导体区域I电连接。η型半导体区域2例如设置在η+型半导体区域I的一部分之上。因此，η+型半导体区域I在X方向的长度LI长于η型半导体区域2在X方向的长度L2。
[0057]P型半导体区域3设置在η型半导体区域2之上。ρ +型半导体区域4选择性地设置在P型半导体区域3之上。P+型半导体区域4可设置在P型半导体区域3的整个面上。
[0058]在η+型半导体区域I的另一部分之上，设置着绝缘部10。绝缘部10例如沿着与η型半导体区域2朝向ρ型半导体区域3的方向(Ζ方向)正交的X-Y面，包围η +型半导体区域I的一部分、η型半导体区域2、及ρ型半导体区域3。
[0059]绝缘部10的-Z方向的端部例如到达η+型半导体区域I。η +型半导体区域I的一部分沿着X-Y面而包围绝缘部10的一部分。但，绝缘部10的-Z方向的端部与η+型半导体区域I之间可设置η型半导体区域2的一部分。
[0060]在ρ型半导体区域3之上，设置着绝缘层31。在ρ+型半导体区域4之上及绝缘层31之上，设置着阳极电极22。ρ型半导体区域3的一部分在Z方向隔着绝缘层31与阳极电极22相对。如图2所示，绝缘部10的一部分可设置在ρ型半导体区域3之上。
[0061]图1的Β-Β’剖视图中的半导体装置100的构造例如与图2所示的Α_Α’剖视图为相同构造。
[0062]如图2及图3所示，绝缘部10具有第一绝缘层11、及第一绝缘区域12。第一绝缘层11例如与η+型半导体区域1、η型半导体区域2、及ρ型半导体区域3相接。第一绝缘层11沿着X-Y面而包围η+型半导体区域I的一部分、η型半导体区域2、及ρ型半导体区域3。第一绝缘层11可仅包围η型半导体区域2的一部分及ρ型半导体区域3的一部分。
[0063]第一绝缘区域12沿着X-Y面而包围第一绝缘层11的一部分、η型半导体区域2的至少一部分、及P型半导体区域3的至少一部分。第一绝缘区域12还可包围η+型半导体区域I的一部分。
[0064]如图2所示，η+型半导体区域I在X方向的长度LI例如长于第一绝缘层11在X方向的一端至另一端的距离DI。
[0065]第一绝缘层11例如包含第一部分IIa及第二部分lib。第一部分IIa及第二部分Ilb例如沿着Z方向。第二部分Ilb在ρ型半导体区域3朝向第一绝缘层11的方向，与第一部分Ila分离。
[0066]以下，将P型半导体区域3朝向第一绝缘层11的方向称为第四方向。第四方向例如为沿着X-Y面的方向。
[0067]第一部分IIa与η型半导体区域2及ρ型半导体区域3相接。第一部分IIa还可与η+型半导体区域I相接。第二部分Ilb沿着X-Y面而包围第一部分Ila的至少一部分。第一绝缘区域12设置在第一部分Ila与第二部分Ilb之间。
[0068]第一部分Ila在第四方向的厚度Tl例如大于第二部分Ilb在第四方向的厚度Τ2。但，厚度Tl可小于厚度Τ2，厚度Tl与Τ2也可相等。
[0069]为了降低附着在绝缘部10的外壁的杂质等对耐压产生的影响，具有第一绝缘层11与第一绝缘区域12的绝缘部10在第四方向的厚度理想的是设定为I μπι以上。而且，如果绝缘部10较厚，那么半导体装置100的尺寸会变大，因此绝缘部10在第四方向的厚度理想的是Iym以上200 μ m以下。
[0070]图3是放大图1的A-A’剖视图的绝缘部10附近的图，图1的B_B’剖视图的绝缘部10附近的情况例如也与图3相同。
[0071]其次，参照图4?图14，对半导体装置100的制造方法的一例进行说明。
[0072]图4、图6、及图12是表示第一实施方式的半导体装置100的制造步骤的步骤俯视图。
[0073]图5、图7?图11、图13、及图14是表示第一实施方式的半导体装置100的制造步骤的步骤剖视图。
[0074]图5表不图4的A-A’截面。图7表不图6的A-A’截面。图13表不图12的A-A’截面。
[0075]图8?图11及图14是与图4、图6、及图12的标注A_A’线的位置对应的位置的剖视图。
[0076]首先，准备n+型的半导体衬底S(以下称为衬底S)。衬底S的主成分例如为硅
(Si)。衬底S的主成分可为砷化镓、碳化硅、或氮化镓等。衬底S的一部分区域与图1?图3所示的n+型半导体区域I相对应。
[0077]以下的说明中，对衬底S的主成分为Si的情况进行说明。
[0078]在衬底S之上，形成η型半导体层2a及ρ型半导体层3a。η型半导体层2a例如是通过一边添加η型杂质一边使Si外延生长而形成。ρ型半导体层3a例如是通过一边添加P型杂质一边使Si外延生长而形成。作为η型杂质，例如可使用磷或砷。作为ρ型杂质，例如可使用硼。
[0079]其次，在ρ型半导体层3a之上形成绝缘层。然后，通过将该绝缘层图案化，而形成绝缘层31a及绝缘层32。将这时的情况表示在图4及图5中。
[0080]其次，如图6及图7所示，在η型半导体层2a及ρ型半导体层3a形成开口 OPl。如图6及图7所示，开口 OPl可到达衬底S。通过该步骤，而例如将η型半导体层2a及ρ型半导体层3a分断，获得图1?图3所示的η型半导体区域2及ρ型半导体区域3。
[0081]开口 OPl例如是使用光刻法及RIE (Reactive 1n Etching，反应性离子蚀刻)法形成。如图6所示，开口 OPl形成为环状。开口 OPl的形状及宽度并不限定于图6及图7所示的示例，可根据最终要形成的绝缘部10的形状及宽度而适当变更。
[0082]作为形成开口 OPl时的蚀刻气体，例如可使用0?4等氟化碳系气体、或SF6等氟化硫系气体。
[0083]其次，通过热氧化，而如图8所示，在开口 OPl的内壁形成作为氧化膜的第一绝缘层11。通过该步骤，而将露出于开口 OPl的内壁的Si的悬键终止化。与此同时，能够通过热氧化在P型半导体区域3的上表面中未被绝缘层31a覆盖的部分也形成第一绝缘层11。
[0084]在进行热氧化前，可通过⑶E (Chemical Dry Etching，化学干式蚀刻)法或湿式蚀刻法等，去除因RIE法而产生损伤的部分。通过去除产生损伤的部分，而能够进一步减少具有悬键的Si的数量。
[0085]其次，如图9所示，在形成着第一绝缘层11的开口 OPl的内部埋入绝缘材料。这时，绝缘材料也堆积在绝缘层31a之上。堆积在绝缘层31a之上的绝缘材料例如是通过CMP(Chemical Mechanical Polishing，化学机械抛光)法而去除。通过这些步骤，而如图9所示，形成设置在开口 OPl的内部的第一绝缘区域12。
[0086]其次，以使ρ型半导体区域3的一部分露出的方式，去除绝缘层31a的一部分。与此同时，去除绝缘层32。接着，通过在利用未图示的掩膜覆盖ρ型半导体区域3露出的区域以外的状态下，离子注入P型杂质，而如图10所示，形成p+型半导体区域4。
[0087]其次，在p+型半导体区域4之上形成金属层。通过将该金属层图案化，而如图11所示，形成阳极电极22。
[0088]其次，形成覆盖绝缘部10的至少一部分、阳极电极22、及绝缘层31的未图示的掩膜。接着，使用该掩膜，通过RIE法而去除由多个开口 OPl划分的η型半导体层2a及ρ型半导体层3a中η型半导体区域2及ρ型半导体区域3以外的部分。通过该步骤，而如图12及图13所示，在绝缘部10的周围形成开口 0Ρ2。
[0089]如果蚀刻的残渣等附着于开口 0Ρ2的内壁，那么存在因该残渣而使半导体装置内部的电位的分布受影响，导致耐压降低的情况。因此，理想的是在形成开口 0Ρ2后，例如进行CDE等等向性蚀刻，去除附着于开口 0Ρ2的侧壁的残渣。
[0090]或，可使用Bosch工艺形成开口 0Ρ2。Bosch工艺是反复进行蚀刻步骤与保护膜形成步骤的方法。具体来说，首先，使用未图示的掩膜，进行Si的蚀刻。蚀刻例如使用3匕等氟化硫气体。其次，使用C4F8等氟化碳气体而形成保护膜。接着，去除堆积在未被掩膜覆盖的区域的保护膜，进行Si的蚀刻。接着，再次进行保护膜的形成。通过反复进行这些步骤，而形成开口 0Ρ2。
[0091]Bosch工艺中的蚀刻步骤包含等向性蚀刻。因此，通过使用Bosch工艺形成开口0Ρ2，而可减少形成开口 0Ρ2后附着在开口 0Ρ2的侧壁的残渣。
[0092]或，可通过湿式蚀刻法来形成开口 0Ρ2。在该情况下，可使用氢氧化钾(KOH)等碱系溶液作为蚀刻液。
[0093]在形成开口 0Ρ2时，在绝缘部10中，第一绝缘层11能够作为保护第一绝缘区域12的掩膜而发挥功能。因此，理想的是形成开口 0Ρ2时所使用的蚀刻气体能够对第一绝缘层11选择性地去除η型半导体区域2及ρ型半导体区域3。作为蚀刻气体，可与形成开口OPl时同样地，例如使用CF4等氟化碳系气体或SF6等氟化硫系气体。
[0094]在形成开口 0P2时，第一绝缘层11中，第二部分Ilb暴露于蚀刻气体，与此相对，与P型半导体区域3相接的第一部分Ila不暴露于蚀刻气体。因此，在形成开口 0P2后的状态下，第一部分Ila在第四方向的厚度能够变得大于第二部分Ilb在第四方向的厚度。
[0095]其次，对衬底S的背面进行研磨直到衬底S成为规定的厚度。接着，如图14所示，在衬底S的背面上形成阴极电极21a。其后，在图14的虚线所示的位置进行切割，将衬底S及阴极电极21a分断，由此获得图1?图3所示的半导体装置100。
[0096]作为切割的方法，可使用利用刀片的机械切割、或激光切割、使用RIE技术的等离子体切割等。
[0097]其次，对本实施方式的作用及效果进行说明。
[0098]根据本实施方式，能够抑制半导体装置的耐压的降低。
[0099]对于该理由，在以下进行详细说明。
[0100]首先，作为比较例，对ρ型半导体区域3设置在η型半导体区域2的一部分之上，且η型半导体区域2与ρ型半导体区域3的ρη接合面的一部分弯曲的半导体装置进行说明。该比较例的半导体装置在ρη接合面弯曲的部分会产生电场的集中。因此，因该弯曲部的电场的集中而导致半导体装置的耐压降低。
[0101]与此相对，参照图15对本实施方式的半导体装置100中的电位的分布进行说明。
[0102]图15是例示第一实施方式的半导体装置100的特性的放大剖视图。
[0103]图15中的虚线模式性地表示对阳极电极22施加相对于阴极电极21为正的电压的状态下的等电位线。
[0104]如图15所示，等电位线沿η型半导体区域2与ρ型半导体区域3的ρη接合面而扩张。在本实施方式中，由于P型半导体区域3与第一绝缘层11相接，因此ρη接合面不具有弯曲的部分。
[0105]因此，如图15所示，沿ρη接合面扩张的等电位线相对于第一绝缘层11与η型半导体区域2的接触面大致垂直地交叉。其结果为，能够抑制在ρη接合面的一部分局部地产生电场的集中，从而抑制半导体装置的耐压的降低。
[0106]根据本实施方式，由于与ρ型半导体区域3相接地设置第一绝缘层11及第一绝缘区域12，因此无须在ρ型半导体区域3的周围设置终止区域。因此，根据本实施方式，能够抑制半导体装置的耐压的降低，并且能够实现半导体装置的小型化。
[0107]ρ型半导体区域3设置在η型半导体区域2的整个面上。通过采用这种构成，而与在P型半导体区域3的周围设置η型半导体区域2的情况相比，能够降低产生在η型半导体区域2与阳极电极22之间的电场的强度。
[0108]因此，根据本实施方式，无须在η型半导体区域2与阳极电极22之间设置较厚的层间绝缘膜，能够使半导体装置小型化，并且也能够改善半导体装置的生产性。
[0109]进而，在本实施方式中，例如除了设置通过氧化处理形成的第一绝缘层11，还设置包围第一绝缘层11的至少一部分的第一绝缘区域12。由此，能够降低附着在第一绝缘区域12的周围的杂质对半导体装置的耐压造成的影响。
[0110](第二实施方式)
[0111]图16是放大第二实施方式的半导体装置200的一部分的剖视图。
[0112]图16是放大半导体装置200的X-Z截面的一部分的图，半导体装置200在Y-Z截面的构造例如与图16所示的构造相同。
[0113]半导体装置200与半导体装置100相比，例如绝缘部10的构造不同。对于半导体装置200的绝缘部10以外的构造，可采用与半导体装置100相同的构造。
[0114]如图16所示，绝缘部10具有第一绝缘层11、第一绝缘区域12、及第二绝缘区域
13。第一绝缘层11与第一实施方式同样地，具有第一部分Ila及第二部分lib。在本实施方式中，第一绝缘区域12是空隙(气隙)。
[0115]在第一部分Ila与第二部分Ilb之间，设置着第一绝缘区域12的至少一部分。在第一部分I Ia与第二部分Ilb之间、且绝缘部10的上端部分，设置着第二绝缘区域13的至少一部分。即，第二绝缘区域13的至少一部分设置在第一绝缘区域12之上。可在第一部分lla与第一绝缘区域12之间、及第二部分Ilb与第一绝缘区域12之间，设置第二绝缘区域13的一部分。
[0116]第一绝缘区域12例如沿着X-Y面而包围η型半导体区域2的至少一部分与ρ型半导体区域3的至少一部分。第一绝缘区域12可仅包围η型半导体区域2的至少一部分及ρ型半导体区域3的至少一部分中的一方。
[0117]其次，参照图17，对第二实施方式的半导体装置200的制造方法进行说明。
[0118]图17是表示第二实施方式的半导体装置200的制造步骤的步骤剖视图。
[0119]首先，进行与图4?图8所示的步骤相同的步骤，在开口 OPl的内壁之上及P型半导体区域3的一部分之上，形成第一绝缘层11。接着，在第一绝缘层11之上及绝缘层31a之上，如图17所示，使用CVD(Chemical Vapor Deposit1n，化学气相沉积)法而形成绝缘层13a。绝缘层13a例如为硼磷娃酸玻璃(BPSG:Boron Phosphorus Silicon Glass)层。
[0120]其次，通过将绝缘层13a例如加热至700°C以上使其回流焊，而使BPSG流入开口OPlo通过该步骤，而由BPSG层覆盖开口 OPl的上端，在由BPSG层与第一绝缘层11所包围的空间形成作为气隙的第一绝缘区域12。
[0121]为了在使绝缘层13a回流焊时抑制硼及磷从绝缘层13a向各半导体区域扩散，第一绝缘层11的膜厚(第四方向的厚度)理想的是0.5 μπι以上。
[0122]接着，将形成在绝缘层31a之上的多余的BPSG层去除。通过该步骤，形成图16所示的第二绝缘区域13。其后，通过进行与图10?图14所示的步骤相同的步骤，而获得半导体装置200。
[0123]可通过以在开口 OPl的内部产生气隙的方式堆积绝缘材料，而形成第一绝缘区域12及第二绝缘区域13。在该情况下，例如可使用CVD法或PVD (Physical VaporDeposit1n，物理气相沉积)法等。
[0124]作为气隙的第一绝缘区域12的相对介电常数具有接近1.0的值。与此相对，在第一绝缘层11包含例如氧化硅的情况下，第一绝缘层11的相对介电常数为3.5?4.00 BP,第一绝缘区域12的相对介电常数小于第一绝缘层11的相对介电常数。
[0125]通过使绝缘部10包含相对介电常数较小的区域，而能够抑制从η型半导体区域2与ρ型半导体区域3的ρη接合面扩张的等电位线在绝缘部10弯曲。其结果为，能够抑制η型半导体区域2与ρ型半导体区域3的ρη接合面的端部的电场集中，从而能够进一步抑制半导体装置的耐压的降低。
[0126](第三实施方式)
[0127]图18是放大第三实施方式的半导体装置300的一部分的剖视图。
[0128]图18是放大半导体装置300的X-Z截面的一部分的图，半导体装置300在Y-Z截面的构造例如与图18所示的构造相同。
[0129]半导体装置300与半导体装置100相比，例如绝缘部10的构造不同。对于半导体装置300的绝缘部10以外的构造，可采用与半导体装置100相同的构造。
[0130]如图18所示，绝缘部10具有第一绝缘层11、第一绝缘区域12、及第二绝缘层14。第一绝缘层11具有第一部分Ila及第二部分lib。
[0131]第二绝缘层14设置在第一绝缘层11与第一绝缘区域12之间。第二绝缘层14的材料与第一绝缘层11的材料及第一绝缘区域12的材料相比，钝化性优异。
[0132]作为一例，在第一绝缘层11及第一绝缘区域12包含半导体的氧化物或金属的氧化物的情况下，第二绝缘层14包含半导体的氮化物或金属的氮化物。例如，第一绝缘层11及第一绝缘区域12包含氧化娃，第二绝缘层14包含氮化娃。
[0133]第一绝缘层11的内侧可均为第二绝缘层14。S卩，可在第一部分Ila与第二部分Ilb之间的整个区域设置第二绝缘层14。
[0134]半导体装置300中的第二绝缘层14例如是通过在图8所示的步骤后，在第一绝缘层11之上使用CVD法形成氮化硅层而形成。其后，通过在第二绝缘层14的内侧形成第一绝缘区域12，进行与图10?图14所示的步骤相同的步骤，而获得半导体装置300。
[0135]如果例如水等杂质附着在绝缘部10的周围，那么存在这些杂质进入绝缘部10的内部的情况。如果进入绝缘部10的内部的杂质因半导体装置所产生的电场而极化，那么可能对半导体装置内部的电位的分布造成影响，而使半导体装置的耐压降低。
[0136]根据本实施方式，由于绝缘部10具有钝化性优异的第二绝缘层14，因此能够降低附着在绝缘部10的周围的杂质进入绝缘部10的内部的可能性。
[0137](第四实施方式)
[0138]图19是第四实施方式的半导体装置400的剖视图。
[0139]图19是半导体装置400在X-Z截面的情况，半导体装置400在Y-Z截面的构造例如与图19所示的X-Z截面的构造相同。
[0140]半导体装置400与半导体装置100相比，不同之处在于例如还具备绝缘层15。对于半导体装置400的绝缘层15以外的构造，例如可采用与半导体装置100相同的构造。
[0141]绝缘层15的至少一部分设置在绝缘部10的周围。绝缘层15的一部分可设置在绝缘部10之上。绝缘层15的材料与半导体装置300中的第二绝缘层14同样地，使用钝化性优异的材料。作为一例，绝缘部10包含氧化硅，绝缘层15包含氮化硅。
[0142]半导体装置400例如是通过以下方法制作。
[0143]首先，进行与图4?图13所示的步骤相同的步骤，形成开口 0P2。接着，在开口 0P2的内壁，例如使用CVD法而形成氮化硅层。其后，将形成在阳极电极22之上的多余的氮化硅层去除，进行与图14所示的步骤相同的步骤，由此获得半导体装置400。
[0144]根据本实施方式，与半导体装置400同样地，能够降低附着在绝缘层15的周围的杂质进入绝缘部10的内部的可能性。
[0145](第五实施方式)
[0146]图20是第五实施方式的半导体装置500的剖视图。
[0147]图20表示半导体装置500在X-Z截面的情况。半导体装置500在Y-Z截面的构造例如可与x-z截面的构造相同。
[0148]半导体装置500与半导体装置100相比，例如n+型半导体区域I的形状不同。对于半导体装置500的n+型半导体区域I以外的构造，例如可采用与半导体装置100相同的构造。
[0149]在半导体装置500中，在Z方向的n+型半导体区域I的一部分与绝缘部10的一部分之间设置着间隙G。因此，n+型半导体区域I的与第一绝缘层11相接的部分在X方向的一端至另一端的长度L4短于n+型半导体区域I的另一部分在X方向的长度LI。第一绝缘层11在X方向的一端至另一端的距离Dl例如长于长度L4，且短于长度LI。
[0150]空隙G可遍及n+型半导体区域I的上端部的外周整个面设置，也可仅设置在η +型半导体区域I的上端部的周围的一部分。
[0151]图21是表示第五实施方式的半导体装置500的制造步骤的步骤剖视图。
[0152]半导体装置500例如通过以下方法制作。
[0153]首先，进行与图4?图11所示的步骤相同的步骤，形成绝缘部10、ρ+型半导体区域4、及阳极电极22。这时，以开口 OPl到达衬底S的方式形成开口 OPl。
[0154]其次，使用RIE法形成开口 0Ρ2。这时，形成到达衬底S的开口 0Ρ2。接着，进而通过CDE法，对衬底S的露出的部分等向性地进行蚀刻，由此形成如图21所示的开口 0Ρ2，在Z方向的衬底S的一部分与绝缘部10的一部分之间形成间隙。
[0155]或，也可使用Bosch工艺。在开口 0Ρ2到达衬底S的状态下，使等向性蚀刻相对于保护膜的堆积量的蚀刻量变大，由此形成图21所示的开口 0Ρ2。
[0156]其后，通过进行与图14所示的步骤相同的步骤，而获得半导体装置500。
[0157]在本实施方式中，也能够与第一实施方式同样地，抑制半导体装置的耐压的降低。
[0158](第六实施方式)
[0159]图22是第六实施方式的半导体装置600的剖视图。
[0160]图22表示半导体装置600在X-Z截面的情况。半导体装置600在Y-Z截面的构造例如与X-Z截面的构造相同。
[0161]图23是放大图22的一部分的剖视图。
[0162]半导体装置600与半导体装置100相比，不同之处在于例如阳极电极22的一部分设置在绝缘部10之上。对于半导体装置600的阳极电极22以外的构造，例如可采用与半导体装置100相同的构造。
[0163]阳极电极22的一部分设置在绝缘层31之上。阳极电极22的另一部分设置在绝缘部10之上。阳极电极22在Z方向隔着绝缘部10的一部分而与η+型半导体区域I的一部分重叠。
[0164]作为一例，如图23所不，第一部分IIa在Z方向设置在阳极电极22与η+型半导体区域I之间。第一绝缘区域12的一部分在Z方向设置在阳极电极22与η+型半导体区域I之间。
[0165]如本实施方式般，通过将阳极电极22的一部分设置在绝缘部10的至少一部分之上，而能够抑制沿着η型半导体区域2与ρ型半导体区域3的ρη接合面扩张的等电位线在绝缘部10向阳极电极22侧弯曲。其结果为，与阳极电极22的一部分未设置在绝缘部10之上的情况相比，能够抑制ρη接合面的端部的电场集中，从而能够进一步抑制半导体装置的耐压的降低。
[0166](第七实施方式)
[0167]图24是第七实施方式的半导体装置700的剖视图。
[0168]图24表示半导体装置700在X-Z截面的情况。半导体装置700在Y-Z截面的构造例如与χ-ζ截面的构造相同。
[0169]半导体装置700与半导体装置100相比，不同之处在于例如还具备ρ型半导体区域25 (第四半导体区域)。对于半导体装置700的ρ型半导体区域25以外的构造，例如可采用与半导体装置100相同的构造。
[0170]ρ型半导体区域25的ρ型杂质浓度例如低于P型半导体区域3的ρ型杂质浓度。但，P型半导体区域25的ρ型杂质浓度可与ρ型半导体区域3的ρ型杂质浓度相等。
[0171]ρ型半导体区域25的Z方向的一端与ρ型半导体区域3相接。ρ型半导体区域25例如设置在η型半导体区域2的一部分的周围。S卩，在η型半导体区域2之上及侧方，P型半导体区域是连续地设置。
[0172]ρ型半导体区域25在第四方向的厚度与杂质浓度例如是以在对阴极电极21与阳极电极22施加反方向电压时，P型半导体区域25全部空乏化的方式进行设定。
[0173]ρ型半导体区域25可设置在所有η型半导体区域2的周围。在该情况下，P型半导体区域25的Z方向的另一端与η+型半导体区域I相接，ρ型半导体区域25的一部分例如被η+型半导体区域I包围。S卩，ρ型半导体区域25的至少一部分在X方向及Y方向设置在η型半导体区域2的至少一部分与绝缘部10的一部分之间。
[0174]图25是表示第七实施方式的半导体装置700的制造步骤的步骤剖视图。
[0175]半导体装置700例如是通过以下制造方法制作。
[0176]首先，进行与图4?图7所示的步骤相同的步骤，形成开口 0Ρ1。
[0177]其次，如图25所示，通过开口 0Ρ1，对η型半导体区域2的露出的部分离子注入ρ型杂质。通过该步骤，形成P型半导体区域25。
[0178]ρ型半导体区域25的形成步骤可在形成开口 0Ρ1，并形成第一绝缘层11后进行。但，为了对η型半导体区域2的一部分有效率地离子注入P型杂质，理想的是在形成第一绝缘层11前形成P型半导体区域25。
[0179]根据本实施方式，由于设置了与P型半导体区域3相接的ρ型半导体区域25，因此等电位线在设置着P型半导体区域25的区域中，向阴极电极21侧扩张。因此，能够抑制P型半导体区域3的端部的电场的集中，从而能够进一步抑制半导体装置的耐压的降低。
[0180](第八实施方式)
[0181]图26是第八实施方式的半导体装置800的剖视图。
[0182]图27是放大图26的一部分的剖视图。图26是半导体装置800的X-Z截面，半导体装置800在Y-Z截面的构造也可具有与图26相同的构造。
[0183]半导体装置800与半导体装置100相比例如，η型半导体区域2、ρ型半导体区域
3、及绝缘部10的形状不同。对于半导体装置800的绝缘部10以外的构造，例如可采用与半导体装置100相同的构造。
[0184]如图26及图27所示，绝缘部10越朝向-Z方向，其宽度越增加。因此，由绝缘部10包围的η型半导体区域2及P型半导体区域3的宽度例如越朝向-Z方向越减少。
[0185]S卩，η型半导体区域2的至少一部分在X方向的长度短于P型半导体区域3的至少一部分在X方向的长度。具体来说，如图26所示，η型半导体区域2的一部分在X方向的长度L6短于ρ型半导体区域3的至少一部分在X方向的长度L5。
[0186]绝缘部10中在X方向与η型半导体区域2重叠的部分在第四方向的厚度Τ4，小于绝缘部10中在X方向与ρ型半导体区域3重叠的部分在第四方向的厚度Τ3。在绝缘部10在X方向与η+型半导体区域I重叠的情况下，绝缘部10中在X方向与η +型半导体区域I重叠的部分在第四方向的厚度Τ5大于Τ3。
[0187]在绝缘部10中，例如，第一绝缘层11在第四方向的厚度固定，第一绝缘区域12在第四方向的厚度变化。即，第一绝缘区域12中隔着第一绝缘层11在X方向与η型半导体区域2重叠的部分在第四方向的厚度Τ7，大于第一绝缘区域12中隔着第一绝缘层11在X方向与P型半导体区域3重叠的部分在第四方向的厚度Τ6。
[0188]在第一绝缘区域12在X方向隔着第一绝缘层11与η+型半导体区域I重叠的情况下，第一绝缘区域12中隔着第一绝缘层11在X方向与η+型半导体区域I重叠的部分在第四方向的厚度Τ8大于厚度Τ7。
[0189]半导体装置800例如是通过以下制造方法制作。
[0190]首先，进行与图4及图5所示的步骤相同的步骤，形成绝缘层31a及绝缘层32。接着，形成开口 OPl。这时，例如使用Bosch工艺，使侧壁保护膜的膜厚较厚，且使等向性蚀刻的蚀刻速率较大，由此能够形成朝向-Z方向宽度变大的开口 OPl。
[0191]其后，通过进行与图8?图14所示的步骤相同的步骤，而获得图26及图27所示的半导体装置800。
[0192]在本实施方式中，越朝向-Z方向，绝缘部10的厚度越大。因此，如图27所示，ρ型半导体区域3与绝缘部10的接触面和η型半导体区域2与ρ型半导体区域的ρη接合面所成的角度α大于90度。
[0193]另一方面，η型半导体区域2与绝缘部10的接触面和η型半导体区域2与ρ型半导体区域的ρη接合面所成的角度β小于90度。S卩，形成ρη接合面的两个半导体区域中杂质浓度较低的半导体区域的端面(η型半导体区域2与第一绝缘层11的接触面)和ρη接合面所成的角度小于90度。
[0194]存在于ρη接合面的端部附近，空乏层缩小，电场强度变高的情况。通过如本实施方式般，使角度β小于90度，而能够使端面附近的电场强度变弱。因此，根据本实施方式，能够进一步抑制半导体装置的耐压的降低。
[0195](第九实施方式)
[0196]图28是第九实施方式的半导体装置900的剖视图。
[0197]半导体装置900例如为MOSFET。
[0198]半导体装置900具有η+型漏极区域I (第一导电型的第三半导体区域)、η型半导体区域2 (第一半导体区域)、ρ型基极区域3 (第二导电型的第二半导体区域)、η+型源极区域5 (第六半导体区域)、栅极绝缘层6、栅极电极7、第一绝缘层11、第一绝缘区域12、漏极电极21、源极电极22、及绝缘层31。
[0199]图28是半导体装置900在X-Z截面的情况，半导体装置900在Y-Z截面的构造例如可与图28所示的X-Z截面的构造相同。
[0200]在本实施方式中，对于n+型漏极区域1、η型半导体区域2、绝缘部10、漏极电极
21、及源极电极22的构造，例如可采用与第一实施方式?第八实施方式中任一实施方式中的η+型半导体区域1、η型半导体区域2、绝缘部10、阴极电极21、及阳极电极22相同的构造。或，可相互组合采用第一实施方式?第八实施方式中说明的构造。
[0201 ] ρ型基极区域3选择性地设置在η型半导体区域2中。η +型源极区域5选择性地设置在P型基极区域3之上。源极电极22设置在P型基极区域3之上及η+型源极区域5之上，与η+型源极区域5电连接。绝缘部10沿着X-Y面而包围η型半导体区域2及ρ型基极区域3。
[0202]栅极电极7例如在X方向隔着栅极绝缘层6而与η型半导体区域2的一部分、ρ型基极区域3、及η+型源极区域5的至少一部分重叠。半导体装置900可为平面型M0SFET，其中栅极电极7在Z方向隔着栅极绝缘层6而与η型半导体区域2的一部分、基极区域3、及η+型源极区域5的一部分重叠。
[0203]通过在对漏极电极21施加相对于源极电极22为正的电压的状态下，对栅极电极7施加阈值以上的电压，而使MOSFET成为接通状态。这时，在ρ型基极区域3的栅极绝缘层6附近的区域形成信道(反转层)。
[0204]另一方面，在对漏极电极21施加相对于源极电极22为正的电压，且对栅极电极7施加的电压未达阈值的情况下，在P型基极区域3的栅极绝缘层6附近的区域未形成信道，而MOSFET成为断开状态。这时，空乏层从ρ型基极区域3与η型半导体区域2的ρη接合界面扩张，而保持耐压。
[0205]在本实施方式中，也能够与第一实施方式同样地，抑制ρη接合面的端部的电场的集中，从而能够抑制半导体装置的耐压的降低。
[0206](第十实施方式)
[0207]图29是第十实施方式的半导体装置1000的剖视图。
[0208]半导体装置1000例如为IGBT。
[0209]半导体装置1000具有ρ+型集极区域8 (第八半导体区域)、η型半导体区域Ia (第一导电型的第三半导体区域)、η型半导体区域2 (第一半导体区域)、ρ型基极区域3 (第二导电型的第二半导体区域)、η+型射极区域5、ρ +型接触区域9 (第七半导体区域)、栅极绝缘层6、栅极电极7、第一绝缘层11、第一绝缘区域12、集极电极21、射极电极22、及绝缘层31 ο
[0210]图29是半导体装置1000在X-Z截面情况，半导体装置1000在Y-Z截面的构造例如与图29所示的X-Z截面的构造相同。
[0211]ρ+型集极区域8与集极电极21电连接。在P+型集极区域8之上，设置着η型半导体区域la。η型半导体区域Ia例如设置在p+型集极区域8的整个面上。在η型半导体区域Ia的一部分之上，设置着η型半导体区域2。在η型半导体区域Ia的另一部分之上，设置着绝缘部10。
[0212]在η型半导体区域2之上，设置着ρ型基极区域3。在P型基极区域3之上，选择性地设置着η+型射极区域5。作为η+型射极区域5的构造，可采用与第九实施方式中的η +型源极区域5相同的构造。
[0213]在ρ型基极区域3之上，还设置着P+型接触区域9。ρ +型接触区域9例如可在X方向设置在n+型射极区域5之间。或也可于在X方向相邻的栅极绝缘层6之间，η +型射极区域5与ρ+型接触区域9在Y方向交错地设置。
[0214]绝缘部10例如沿着X-Y面而包围η型半导体区域Ia的一部分、η型半导体区域
2、多个ρ型半导体区域3、多个η+型射极区域5、及多个ρ +型接触区域9。
[0215]在本实施方式中，也能够与第一实施方式同样地，抑制ρη接合面的端部的电场的集中，从而能够抑制半导体装置的耐压的降低。
[0216]对于以上说明的各实施方式中的各半导体区域之间的杂质浓度的相对高低，例如能够使用SCM(扫描型静电电容显微镜)进行确认。各半导体区域中的载流子浓度可看作与在各半导体区域中活化的杂质浓度相等。因此，对于各半导体区域之间的载流子浓度的相对高低，也能够使用SCM进行确认。
[0217]以上，对本发明的若干个实施方式进行了例示，但这些实施方式是作为示例而提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，且能够在不脱离发明的主旨的范围内进行各种省略、置换、变更等。这些实施方式及其变化例包含在发明的范围或主旨内，且包含在权利要求书记载的发明及其均等的范围内。另外，所述各实施方式能够相互组合实施。
【主权项】
1.一种半导体装置，其特征在于具备: 第一导电型的第一半导体区域； 第二导电型的第二半导体区域，设置在所述第一半导体区域之上； 第一绝缘层，与所述第二半导体区域相接，且包围所述第一半导体区域的至少一部分及所述第二半导体区域的至少一部分；及 第一绝缘区域，包围所述第一绝缘层的至少一部分。2.根据权利要求1所述的半导体装置，其特征在于还具备: 第一导电型的第三半导体区域，所述第三半导体区域的第一导电型的载流子浓度高于所述第一半导体区域的第一导电型的载流子浓度，所述第一半导体区域设置在所述第三半导体区域的一部分之上，且所述第一绝缘层的一部分包围所述第一半导体区域的一部分。3.根据权利要求2所述的半导体装置，其特征在于: 所述第一绝缘层包含: 第一部分，包围所述第一半导体区域的至少一部分及所述第二半导体区域的至少一部分；及 第二部分，在与第一方向正交的方向与所述第一部分分离地设置，所述第一方向从所述第一半导体区域朝向所述第二半导体区域，所述第二部分包围所述第一部分的至少一部分；且 所述第一绝缘区域设置在所述第一部分与所述第二部分之间。4.根据权利要求3所述的半导体装置，其特征在于:所述第一部分的厚度大于所述第二部分的厚度。5.根据权利要求3所述的半导体装置，其特征在于:所述第三半导体区域在与所述第一方向正交的第二方向的长度长于所述第一半导体区域在所述第二方向的长度。6.根据权利要求5所述的半导体装置，其特征在于:所述第三半导体区域在所述第二方向的所述长度长于所述第一绝缘层在所述第二方向的一端部至另一端部的距离。7.根据权利要求3所述的半导体装置，其特征在于:所述第一绝缘区域是气隙。8.根据权利要求7所述的半导体装置，其特征在于还具备设置在所述第一部分与所述第二部分之间的第二绝缘区域， 所述第二绝缘区域的至少一部分设置在所述第一绝缘区域之上，且 所述第二绝缘区域包含硼磷硅酸玻璃。9.根据权利要求2所述的半导体装置，其特征在于:从所述第一半导体区域朝向所述第二半导体区域的第一方向，在所述第一半导体区域的一部分与所述第一绝缘层的一部分之间设置着间隙。10.根据权利要求1所述的半导体装置，其特征在于还具有包围所述第一绝缘层的至少一部分的第二绝缘层，且 所述第二绝缘层包含氮化物。11.根据权利要求10所述的半导体装置，其特征在于:所述第二绝缘层的至少一部分设置在所述第一绝缘层与所述第一绝缘区域之间，且 所述第二绝缘层包含氮化硅。12.根据权利要求1所述的半导体装置，其特征在于还具备设置在所述第二半导体区域之上的第一电极，且 所述第一电极的一部分设置在所述第一绝缘层之上。13.根据权利要求1所述的半导体装置，其特征在于还具备设置在所述第一半导体区域的至少一部分与所述第一绝缘层的至少一部分之间的第二导电型的第四半导体区域。14.根据权利要求13所述的半导体装置，其特征在于:所述第四半导体区域的第二导电型的载流子浓度低于所述第二半导体区域的第二导电型的载流子浓度。15.根据权利要求1所述的半导体装置，其特征在于:所述第一半导体区域在第二方向的长度短于所述第二半导体区域在所述第二方向的长度，所述第二方向与从所述第一半导体区域朝向所述第二半导体区域的第一方向正交。16.根据权利要求1所述的半导体装置，其特征在于还具备: 第二导电型的第五半导体区域，选择性地设置在所述第二半导体区域之上，且所述第五半导体区域的第二导电型的载流子浓度高于所述第二半导体区域的第二导电型的载流子浓度。17.根据权利要求1所述的半导体装置，其特征在于还具备: 第一导电型的第六半导体区域，选择性地设置在所述第二半导体区域之上； 栅极电极；及 栅极绝缘层，设置在所述栅极电极与所述第二半导体区域之间。18.根据权利要求17所述的半导体装置，其特征在于还具备: 第二导电型的第七半导体区域，选择性地设置在所述第二半导体区域之上，且所述第七半导体区域的第二导电型的载流子浓度高于所述第二半导体区域的第二导电型的载流子浓度。19.根据权利要求18所述的半导体装置，其特征在于还具备: 第一导电型的第三半导体区域，设置在所述第一半导体区域之下，所述第三半导体区域的第一导电型的载流子浓度高于所述第一半导体区域的第一导电型的载流子浓度；及 第二导电型的第八半导体区域，设置在所述第三半导体区域之下。20.根据权利要求19所述的半导体装置，其特征在于所述第八半导体区域的第二导电型的载流子浓度高于所述第三半导体区域的第一导电型的载流子浓度。
【文档编号】H01L29/861GK105990451SQ201510553416
【公开日】2016年10月5日
【申请日】2015年9月2日
【发明人】奥村秀树, 土谷政信, 三泽宽人, 江崎朗
【申请人】株式会社东芝