半导体器件及制造其的方法
【专利摘要】一种半导体器件可以包括：衬底，提供在外围区；第一绝缘柱和第二绝缘柱，形成在衬底中；以及栅电极，沿第一方向从第一绝缘柱之上延伸至第二绝缘柱之上；其中，栅电极包括第一刻蚀停止图案和第二刻蚀停止图案，其中，第一刻蚀停止图案沿第一方向从栅电极内部延伸至第一绝缘柱之上，以及其中，第二刻蚀停止图案沿第一方向从栅电极内部延伸至第二绝缘柱之上。
【专利说明】半导体器件及制造其的方法
[0001]相关申请的交叉引用
[0002]本申请要求2015年3月25日提交的申请号为10-2015-0041377的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]各种示例性实施例总体涉及一种半导体器件及制造其的方法，更具体地，涉及一种包括高压晶体管的半导体器件及制造其的方法。
【背景技术】
[0004]—种半导体器件可以包括能够储存数据的存储器件。存储器件可以包括单元阵列区和外围电路区。储存数据的存储单元可以设置在单元阵列区中。用于驱动存储单元的外围电路可以设置在外围电路区中。
[0005]可以将高压施加至存储单元以驱动存储单元。外围电路可以包括高压晶体管以供应高压。高压晶体管可以以各种方式设计以容许高压的供应。
【发明内容】
[0006]各种实施例是针对一种半导体器件及制造其的方法，所述半导体器件允许容易地制造尚压晶体管。
[0007]根据实施例，一种半导体器件可以包括:衬底，包括在其中限定有源区的高压晶体管区；绝缘柱，彼此分离并且形成在有源区中；栅电极，布置在衬底之上，其中栅电极的两端分别与绝缘柱重叠；以及刻蚀停止图案，掩埋在栅电极中并且分别与绝缘柱重叠。
[0008]根据实施例，一种半导体器件可以包括:衬底，包括单元阵列区和外围区，其中外围区包括有源区；绝缘柱，彼此分离并且形成在外围区中的有源区中；栅电极，布置在衬底之上，并且其中栅电极的两端分别与绝缘柱重叠；刻蚀停止图案，掩埋在栅电极中并且分别与绝缘柱重叠；管型栅极，布置在单元阵列区中的衬底之上；管型沟槽，形成在管型栅极中；以及第一沟道部，形成在管型沟槽中。
[0009]根据实施例，一种半导体器件可以包括:衬底，提供在外围区中；第一绝缘柱和第二绝缘柱，形成在衬底中；以及栅电极，沿第一方向从第一绝缘柱之上延伸至第二绝缘柱之上；其中，栅电极包括第一刻蚀停止图案和第二刻蚀停止图案，其中，第一刻蚀停止图案沿第一方向从栅电极内部延伸至第一绝缘柱之上，以及其中，第二刻蚀停止图案沿第一方向从栅电极内部延伸至第二绝缘柱之上。
[0010]根据实施例，一种制造半导体器件的方法可以包括:形成彼此分离且布置在衬底的高压晶体管区中的绝缘柱；在其中形成绝缘柱的衬底之上形成第一导电层的上导电层；在上导电层中形成分别与绝缘柱重叠的刻蚀停止图案；在上导电层之上形成第二导电层并且覆盖刻蚀停止图案；以及通过选择性地刻蚀第二导电层和上导电层来形成具有分别与绝缘柱重叠的两端的栅电极，其中，刻蚀停止图案掩埋在栅电极中。
[0011]根据实施例，一种制造半导体器件的方法可以包括:提供包括单元阵列区和外围区的衬底，其中外围区包括有源区；形成彼此分离且提供在有源区中的绝缘柱；在外围区中的衬底和绝缘柱之上(i)以及单元阵列区中的衬底之上(ii)形成第一导电层的上导电层；同时形成在单元阵列区中的上导电层中布置的牺牲图案(i)以及外围区中的分别与绝缘柱重叠的刻蚀停止图案(ii);在上导电层之上形成第二导电层并且覆盖牺牲图案和刻蚀停止图案；以及通过选择性地刻蚀第二导电层和上导电层来同时形成外围区中的栅电极(i)以及单元阵列区中的管型栅极(ii)，其中，栅电极具有分别与绝缘柱重叠的两端，其中，刻蚀停止图案掩埋在栅电极中，其中，牺牲图案掩埋在管型栅极中。
【附图说明】
[0012]图1A和图1B是示出根据实施例的半导体器件的高压晶体管区的平面图和剖面图；
[0013]图2A和图2B是示出根据实施例的高压晶体管的栅电极的剖面图；
[0014]图3A至图3D是示出根据实施例的制造高压晶体管的方法的剖面图；
[0015]图4是示出根据实施例的半导体器件的单元阵列区的剖面图；
[0016]图5A至图5G是示出根据实施例的制造存储单元阵列的方法的剖面图；
[0017]图6是示出根据实施例的存储系统的配置的示图；以及
[0018]图7是示出根据实施例的计算系统的配置的示图。
【具体实施方式】
[0019]在下文中，将参照附图详细描述各种示例性实施例。在附图中，组件的厚度和长度可以被夸大以便于说明。在以下描述中，为了简单和简明，可以省略相关功能和构成的详细描述。相同的附图标记在说明书和附图中指代相同的元件。
[0020]图1A和图1B是示出根据实施例的半导体器件的高压晶体管区的平面图和剖面图。高压晶体管区可以设置在外围区中。图1B是沿图1A的线“Ι-1”截取的剖面图。
[0021]参照图1A和图1B，有源区A可以限定在与高压晶体管区对应的衬底101中。有源区A可以被隔离层(未示出)划分。绝缘柱B可以形成在有源区A中并且彼此分离。
[0022]根据实施例，高压晶体管可以形成半导体器件的外围电路。高压晶体管可以布置在包括绝缘柱B的有源区A之上。高压晶体管可以包括栅电极G、源极结区JS、漏极结区JD和连接结区几。
[0023]栅电极G可以与绝缘柱B之间的有源区A部分地重叠。栅电极G的两端可以向绝缘柱B延伸并且与绝缘柱B重叠。栅电极G可以布置在衬底101之上。栅极绝缘层103可以布置在栅电极G与衬底101之间。绝缘柱B可以穿过栅极绝缘层103。栅极绝缘层103可以覆盖有源区A的整个顶表面。绝缘柱B可以突出至比衬底101的上表面高的水平。
[0024]刻蚀停止图案107P1可以掩埋在栅电极G中，使得刻蚀停止图案107P1可以与绝缘柱B重叠。刻蚀停止图案107P1中的每个可以包括第一侧壁SWl和第二侧壁SW2。第一侧壁SWl可以由栅电极G开放并且直接布置在绝缘柱B中的一个之上。第二侧壁SW2可以与绝缘柱B之间的有源区A重叠。刻蚀停止图案107P1可以彼此分离。在具有上述结构的高压晶体管中，刻蚀停止图案107P1中的每个的一端可以与绝缘柱B之间的有源区A重叠。
[0025]栅电极G可以包括第一导电图案105和第二导电图案109。第一导电图案105可以包括用刻蚀停止图案107P1填充的凹部CA。第二导电图案109可以布置在第一导电图案105上以接触第一导电图案105。S卩，刻蚀停止图案107P1提供在第一导电图案105与第二导电图案109之间。
[0026]第一导电图案105可以包括形成在栅极绝缘层103上的下导电层105A以及形成在下导电层105A上的上导电层105B。在高压晶体管区中，下导电层105A可以保持在延伸至比衬底101高的水平的绝缘柱B之间。在高压晶体管区中，上导电层105B可以包括凹部CA。
[0027]在高压晶体管区中，上导电层105B可以与绝缘柱B中的每个的一部分重叠。在高压晶体管区中，第二导电图案109可以与刻蚀停止图案107P1重叠。
[0028]源极结区JS和漏极结区JD可以是在栅电极G两端处的有源区A中形成的掺杂区。连接结区几可以分别耦接至源极结区JS和漏极结区JD。连接结区JL可以是在绝缘柱B之下的衬底101表面上形成的掺杂区。
[0029]接触插塞CT可以分别耦接至高压晶体管的源极结区JS和漏极结区JD。绝缘层121可以形成在衬底之上以覆盖高压晶体管。接触插塞CT可以穿过绝缘层121并且分别延伸至源极结区JS和漏极结区JD。
[0030]接触插塞CT可以位于关于栅电极G和绝缘柱B的相对侧，使得绝缘柱B中的一个可以布置在接触插塞CT中的一个与栅电极G之间。在该结构中，绝缘柱B中的每个可以增大在栅电极G与接触插塞CT之间延伸的连接结区的有效距离。结果，根据实施例，可以增大高压晶体管的击穿电压，从而改善耐高压。
[0031]根据实施例，由于高压晶体管的栅电极G的两端与绝缘柱B重叠，因此可以减小泄漏电流。
[0032]绝缘柱B中的每个可以具有比隔离层(未示出)小的宽度，有源区A被该隔离层划分。根据实施例，刻蚀停止图案107P1可以掩埋在栅电极G中，使得栅电极G的两端可以容易地与狭窄的绝缘柱B重叠。刻蚀停止图案107P1可以包括关于第一导电图案105和第二导电图案109具有刻蚀选择性的保护材料，并且可以与绝缘柱B重叠。
[0033]因此，虽然执行刻蚀过程以通过刻蚀第一导电图案105和第二导电图案109来形成栅电极G，但是布置在刻蚀停止图案107P1之下的第一导电图案105的两端可以由刻蚀停止图案107P1保护。结果，根据实施例，第一导电图案105的两端可以与刻蚀停止图案107P1的第一侧壁SWl对齐，并且第一导电图案105的两端可以与绝缘柱B重叠。
[0034]刻蚀停止图案107P1可以包括关于第一导电图案105和第二导电图案109具有刻蚀选择性的各种材料。例如，刻蚀停止图案107P1可以包括各种类型的材料(诸如，氧化物层、氮化物层、金属层、金属氧化物层、金属氮化物层和它们的组合)ο在实施例中，刻蚀停止图案107P1可以包括SiN或TiN。
[0035]如图1B所示，形成在刻蚀停止图案107P1上的第二导电图案109可以覆盖刻蚀停止图案107P1的顶表面以及第一导电图案105的顶表面。第二导电图案109的宽度可以与第一导电图案105的宽度相同。在另一个实施例中，第二导电图案109的宽度可以小于第一导电图案105的宽度。第二导电图案109的宽度可以通过调节掩模图案的宽度而改变，所述掩模图案用于使栅电极G图案化。
[0036]在下文中，参照图2A和图2B来描述第二导电图案109的宽度小于第一导电图案105的宽度的各种示例。
[0037]图2A和图2B是示出根据实施例的高压晶体管的栅电极的剖面图。
[0038]参照图2A和图2B，栅电极G可以与绝缘柱B重叠。刻蚀停止图案107P1可以掩埋在栅电极G中。绝缘柱B和刻蚀停止图案107P1可以以与以上参照图1A和图1B所述的基本上相同的方式来形成。
[0039]栅电极G可以包括第一导电图案105和第二导电图案109。第一导电图案105可以包括彼此层叠的下导电层105A和上导电层105B。第二导电图案109可以布置在第一导电图案105上。第一导电图案105的详细结构与以上参照图1A和图1B描述的结构基本上相同。
[0040]在高压晶体管区中，第二导电图案109可以具有比第一导电图案105小的宽度。掩埋在第一导电图案105中的刻蚀停止图案107P1的至少一部分可以被第二导电图案109暴露。例如，如图2A所示，两个刻蚀停止图案107P1的端部可以被第二导电图案109暴露。然而，在另一个示例中，如图2B所示，提供在第一导电图案105与第二导电图案109之间的刻蚀停止图案107P1中的一个的一端可以被第二导电图案109暴露。
[0041]上述第二导电图案109的边缘EG2可以由用于刻蚀栅电极的掩模图案(未示出)限定。在用于形成栅电极G的刻蚀过程期间，即使当第一导电图案105未被掩模图案(未示出)阻挡时，第一导电图案105也可以由刻蚀停止图案107P1保护。因此，第一导电图案105的边缘EGl可以与刻蚀停止图案107P1中的每个的第一侧壁SWl对齐。
[0042]如上所述，根据实施例，栅电极G的宽度可以由刻蚀停止图案107P1限定，并且栅电极G可以与绝缘柱B重叠。
[0043]如上所述，根据实施例的高压晶体管可以用于驱动二维存储器件的存储单元阵列或三维存储器件的存储单元阵列。
[0044]图3A至图3D是示出根据实施例的制造高压晶体管的方法的剖面图。
[0045]参照图3A，可以在包括外围区(在该外围区中限定高压晶体管区)的衬底101上形成栅极绝缘层103。衬底101可以是半导体衬底(诸如，硅衬底)。可以通过沉积氧化物层或使用热氧化方法来形成栅极绝缘层103。栅极绝缘层103的厚度可以根据衬底101的面积而变化。例如，外围区可以包括高压晶体管区和低压晶体管区。栅极绝缘层103在高压晶体管区中可以具有比在低压晶体管区中大的厚度。另外，栅极绝缘层103在高压晶体管区中可以具有比在如图4所示的衬底101的单元阵列区中大的厚度。
[0046]随后，可以在栅极绝缘层103上形成下导电层105A。随后，可以通过刻蚀下导电层105A、绝缘层103和衬底101在高压晶体管区中形成沟槽T。可以在下导电层105A上形成第一掩模图案(未示出)。在用于形成沟槽T的刻蚀过程期间，第一掩模图案(未示出)可以用作刻蚀阻碍物。
[0047]随后，可以通过向通过沟槽T暴露的衬底101的表面中注入杂质来形成连接结区JLo
[0048]参照图3B，可以形成绝缘层以填充沟槽T，并且可以对绝缘层执行平坦化过程以形成填充在沟槽T中的绝缘柱B。在形成绝缘柱B之后可以去除第一掩模图案(未示出)。
[0049]虽然图3B中未示出，但是可以形成隔离绝缘层来划分高压晶体管区中的有源区。
[0050]随后，可以在形成绝缘柱B和下导电层105A的衬底101之上形成上导电层105B。然后，可以刻蚀上导电层105B以在高压晶体管区中形成与绝缘柱B重叠的凹部CA。凹部CA中的每个可以从绝缘柱B之上延伸至绝缘柱B之间的衬底101之上。因此，一部分凹部CA可以与绝缘柱B之间的衬底101重叠。可以在上导电层105B上形成要用作刻蚀阻碍物的第二掩模图案(未示出)，以形成凹部CA。在形成凹部CA之后可以去除第二掩模图案。结果，上导电层105B的上表面具有阶梯结构。上导电层105B的中部位于比上导电层105B的端部高的水平。参照图3C，可以提供保护材料以填充凹部CA(S卩，阶梯)。随后，可以通过化学机械抛光(CMP)来平坦化保护材料以暴露上导电层105B。结果，可以在凹部CA中形成刻蚀停止图案107P1。刻蚀停止图案107P1中的每个可以与绝缘柱B之间的衬底101部分地重叠。保护材料可以包括关于下导电层105A和上导电层105B具有刻蚀选择性的各种类型的材料。例如，保护材料可以包括SiN或TiN。下导电层105A和上导电层105B组合形成第一导电层105L。
[0051]随后，可以在第一导电层105L之上形成第二导电层109L。第一导电层105L可以包括用刻蚀停止图案107P1填充的凹部CA。S卩，刻蚀停止图案107P1提供在第一导电层105L与第二导电层109L之间。第二导电层109L、上导电层105B和下导电层105A可以包括多晶娃。
[0052]随后，可以在第二导电层109L上形成第三掩模图案MK。高压晶体管区中的第三掩模MK的两端可以与刻蚀停止图案107P1重叠。绝缘柱B之间的距离可以大于绝缘柱B中的每个的宽度。刻蚀停止图案107P1中的每个的宽度可以大于绝缘柱B中的每个的宽度。第三掩模图案MK的两端可以分别直接位于刻蚀停止图案107P1之上。与将第三掩模图案MK的两端分别与绝缘柱B对齐相比，其在获得改善的工艺裕度(process margin)(例如，掩模对齐裕度)中是有利的。因此，根据实施例，可以确保第三掩模图案MK的对齐裕度。
[0053]在另一个实施例中，刻蚀停止图案107P1中的每个的宽度可以不大于绝缘柱B中的每个的宽度。即使在这种情况下，也可以通过刻蚀停止图案107P1中的每个的侧壁的位置来改善第三掩模图案MK的对齐裕度。特别地，刻蚀停止图案107P1中的每个可以包括第一侧壁SWl和第二侧壁SW2。第一侧壁SWl可以直接布置在一个绝缘柱B之上。第二侧壁SW2可以直接布置在绝缘柱B之间的有源区之上。
[0054]在这样的结构中，由于刻蚀停止图案107P1延伸至绝缘柱B之间的有源区之上，因此显著改善了第三掩模图案MK的对齐裕度。例如，即使当第三掩模图案MK未对齐且因此第三掩模图案MK的一端直接位于绝缘柱B之间的有源区之上时，由于刻蚀停止图案107P1也可以保护第一导电层105L免受刻蚀。刻蚀停止图案107P1中的每个的第一侧壁SWl和第二侧壁SW2的位置可以由凹部CA的位置确定。
[0055]参照图3D，使用第三刻蚀掩模MK作为刻蚀阻碍物，通过刻蚀过程选择性地刻蚀第二导电层109L和第一导电层105L来形成栅电极G。在形成刻蚀停止图案107P1以与绝缘柱B重叠之后，可以形成第三掩模图案MK。因此，即使当第三掩模图案MK未对齐且因此不与绝缘柱B重叠时，未由第三掩模图案MK保护的一部分第一导电层105L也可以由刻蚀停止图案107P1保护。因此，即使当第二导电层109L被图案化且由于第三掩模图案MK的对齐错误而未与绝缘柱B重叠时，第一导电层105L也可以与绝缘柱B重叠。
[0056]随后，可以将杂质注入栅电极G的两端处的衬底101中以形成耦接至连接结区JL的源极结区JS和漏极结区JD。在形成栅电极G之后可以去除第三掩模图案MK。
[0057]如上所述，可以通过在高压晶体管区中对齐与绝缘柱B重叠的刻蚀停止图案107P1来图案化栅电极G。然而，实施例不局限于图案化高压晶体管的栅电极，也适用于采用自对齐图案化技术的各种图案化工艺。
[0058]例如，在单元阵列区中形成存储串时，可以应用以上参照图3A至图3D所述的形成高压晶体管的上述实施例。在下文中，参照图4和图5A至图5G，详细描述单元阵列区以及在单元阵列区中形成存储串的示例。
[0059]图4是示出根据实施例的半导体器件的单元阵列区的剖面图。如图4所示，例如，单元阵列区可以包括三维存储器件。
[0060]参照图4，根据实施例的三维存储器件可以包括:包括第一沟道部CH_1至第三沟道部CH_3的沟道层CH、管型栅极PG、源极侧层叠体ML_S和漏极侧层叠体ML_D。
[0061]管型栅极PG可以布置在与单元阵列区对应的衬底101之上。栅极绝缘层103可以布置在衬底101与管型栅极PG之间。形成在单元阵列区中且在图4中示出的管型栅极PG可以布置在与以上参照图1描述的栅电极G(其形成在外围区中)相同的水平处。更具体地，管型栅极PG可以包括第一管型栅极图案PGl和第二管型栅极图案PG2。第二管型栅极图案PG2可以布置在第一管型栅极图案PGl上。
[0062]形成在单位阵列区中的第一管型栅极图案PGl可以布置在与以上参照图1描述的第一导电图案105(其形成在外围区中)相同的水平处。第一管型栅极图案PGl可以具有与以上参照图1描述的第一导电图案105相同的层叠结构。即，第一管型栅极图案PGl可以具有包括下导电层105A和上导电层105B的层叠结构。形成在单元阵列区中的第二管型栅极图案PG2可以布置在与以上参照图1描述的第二导电图案109(其形成在外围区中)相同的水平处。
[0063]沟道层CH可以包括第一沟道部CH_1以及从第一沟道部CH_1延伸的第二沟道部CH_2和第三沟道部CH_3。第一沟道部CH_1在第二沟道部CH_2与第三沟道部CH_3之间延伸。第一沟道部CH_1可以布置在管型沟槽PT中。管型沟槽PT可以布置在与以上参照图1描述的刻蚀停止图案107P1 (其形成在外围区中)相同的水平处。第二沟道部CH_2和第三沟道部CH_3可以穿过覆盖第一沟道部CH_1和第一管型栅极图案PGl的第二管型栅极图案 PG2。
[0064]沟道层CH可以布置在通孔中。沟道层CH可以包括围绕用绝缘材料填充的中心部的管状半导体层。在另一个示例中，沟道层CH可以包括掩埋半导体层。在另一个示例中，沟道层CH可以包括管状半导体层和掩埋半导体层的组合。沟道层CH的外壁可以由多层膜M围绕。例如，多层膜M可以包括隧道绝缘层、数据储存层、阻挡绝缘层等。
[0065]围绕第二沟道部CH_2的源极侧层叠体ML_S以及围绕第三沟道部CH_3的漏极侧层叠体ML_D可以形成在第二管型栅极图案PG2之上。源极侧层叠体ML_S和漏极侧层叠体ML_D中的每个可以包括彼此交替层叠的层间绝缘图案ILD和导电图案CP。
[0066]源极侧层叠体ML_S和漏极侧层叠体ML_D可以被狭缝绝缘层SI分离。源极侧层叠体1^_5的最高导电图案CP之下的导电图案中的至少一个可以用作源极选择线，而剩余的下导电图案可以用作字线。漏极侧层叠体11^_0的最高导电图案CP之下的导电图案中的至少一个可以用作漏极选择线，而剩余的下导电图案可以用作字线。
[0067]源极侧层叠体ML_S和漏极侧层叠体ML_D可以具有基本上相同的高度。源极线SL和位线BL可以分别布置在源极侧层叠体ML_S和漏极侧层叠体ML_D之上。源极线SL和位线BL可以彼此分离。例如，位线BL可以与源极线SL分离并且布置在源极线SL之上。
[0068]源极线SL可以电耦接至第二沟道部CH_2。源极线SL可以形成在覆盖源极侧层叠体ML_S和漏极侧层叠体ML_D的第一上绝缘层151中。
[0069]位线BL可以形成在覆盖源极线SL和第一上绝缘层151的第二上绝缘层153上。位线BL可以经由穿过第二上绝缘层153和第一上绝缘层151的位线接触插塞BCT电耦接至第三沟道部CH_3。
[0070]如上所述，管型晶体管可以形成在管型栅极PG与沟道层CH之间的交叉处。存储单元可以形成在字线与沟道层CH之间的交叉处。源极选择晶体管可以形成在源极选择线与沟道层CH之间的交叉处。漏极选择晶体管可以形成在漏极选择线与沟道层CH之间的交叉处。因此，存储串由沿沟道层CH串联耦接的漏极选择晶体管、存储单元、管型晶体管和源极选择晶体管形成。存储串可以耦接在位线BL与源极线SL之间。
[0071]图5A至图5G是示出根据实施例的制造存储单元阵列的方法的剖面图。图5A至图5G是示出制造图4所示的三维存储器件的方法的剖面图。图5A至图5G中示出的衬底对应于图3A至图3D中的衬底的一部分。更具体地，图5A至图5G中示出的衬底对应于单元阵列区。
[0072]参照图5A，可以在包括单元阵列区的衬底101上形成栅极绝缘层103。随后，可以在栅极绝缘层103上形成下导电层105A。图5A中示出的栅极绝缘层103和下导电层105A可以分别从如图3A所示的形成在外围区中的栅极绝缘层和下导电层延伸。
[0073]随后，可以执行如图3A所示的在外围区或高压晶体管区中形成沟槽的过程和形成连接结区的过程以及如图3B所示的在外围区或高压晶体管区中形成绝缘柱的过程。
[0074]参照图5B，可以在衬底101(在其上形成下导电层105A)之上形成上导电层105B。图5B中示出的上导电层105B可以从如图3B所示的形成在外围区或高压晶体管区中的上导电层延伸。
[0075]随后，可以通过刻蚀上导电层105B在单元阵列区中形成管型沟槽PT。可以在如图3C所示的在外围区或高压晶体管区中形成凹部的同时形成管型沟槽PT。
[0076]参照图5C，可以形成保护材料以填充管型沟槽PT。填充管型沟槽PT的保护材料可以从以上参照图3C描述的形成在外围区或高压晶体管区中的保护材料延伸。随后，可以通过CMP来平坦化保护材料以暴露上导电层105B。结果，可以在管型沟槽PT中形成牺牲图案107P2。根据上述过程，可以在以上参照图3C描述的在外围区或高压晶体管区中形成刻蚀停止图案的同时形成牺牲图案107P2。
[0077]随后，可以形成第二导电层109L。可以在包括下导电层105A和上导电层105B的第一导电层105L上形成第二导电层109L。第一导电层105L可以包括用牺牲图案107P2填充且形成在单元阵列区中的管型沟槽PT(i)以及以上参照图3C描述的用刻蚀停止图案填充且形成在外围区或高压晶体管区中的凹部(ii)。如图5C所示的形成在单元阵列区中的第二导电层109L可以从如图3C所示的形成在外围区或高压晶体管区中的第二导电层延伸。
[0078]随后，可以在单元阵列区中的第二导电层109L上形成第三掩模图案MK。特别地，可以在以上参照图3C描述的在外围区或高压晶体管区中的第二导电层109L之上形成第三掩模图案的同时形成第三掩模图案MK。第三掩模图案MK可以在单元阵列区中限定管型栅极的图案。
[0079]参照图f5D，可以使用第三掩模图案MK作为刻蚀阻碍物，通过刻蚀过程来选择性地刻蚀第二导电层109L和第一导电层105L。参见图3D和图结果，如图3D所示，可以在高压晶体管区或外围区中形成栅电极，同时可以在单元阵列区中形成包括第一管型栅极图案PGl和第二管型栅极图案PG2的管型栅极PG。
[0080]随后，如以上参照图3D描述的，可以形成源极结区和漏极结区。然后，可以去除第三掩模图案MK。
[0081]参照图5E，可以在管型栅极PG之上交替层叠第一材料层131和第二材料层133。第二材料层133可以包括与第一材料层131不同的材料。
[0082]例如，第一材料层131可以包括绝缘层以形成层间绝缘图案，而第二材料层133可以包括导电层以形成字线和选择线。
[0083]第一材料层131可以包括被配置为层间绝缘图案的绝缘层。第二材料层133可以包括关于第一材料层131具有刻蚀选择性的牺牲绝缘层。在一个示例中，第一材料层131可以包括氧化硅层，而第二材料层133可以包括氮化硅层。
[0084]在另一个示例中，第一材料层131可以包括关于第二材料层133具有刻蚀选择性的牺牲导电层。第二材料层133可以包括用作字线和选择线的导电层。在示例中，第一材料层131可以包括非掺杂多晶硅层，而第二材料层133可以包括掺杂多晶硅层。
[0085]随后，可以通过形成孔H来刻蚀第一材料层131、第二材料层133和第二管型栅极图案PG2，牺牲图案107P2经由孔H而暴露。牺牲图案107P2可以经由至少两个孔H而暴Mo
[0086]参照图5F，可以去除经由孔H暴露的牺牲图案107P2以开放管型沟槽PT。随后，可以在管型沟槽PT和孔H上形成沟道层CH。如以上参照图4描述的，沟道层CH可以包括第一沟道部CH_1至第三沟道部CH_3。沟道层CH可以具有围绕绝缘材料的管状。在另一个示例中，沟道层CH可以是完全填充管型沟槽PT和孔H的掩埋沟道层。
[0087]在形成沟道层CH之前，可以在管型沟槽PT和孔H的表面上形成三层或更多层的多层膜M(例如，包括阻挡绝缘层、数据储存层和隧道绝缘层)。
[0088]随后，可以刻蚀第一材料层131和第二材料层133以形成穿过第一材料层131和第二材料层133的狭缝141。狭缝141可以形成在孔H之间。通过位于孔H之间的狭缝141，包括第一材料层131和第二材料层133的单个层叠可以被划分为包括第一图案131P和第二图案133P的两个层叠。在形成狭缝141之前，可以从外围区中去除第一材料层131和第二材料层133，所述外围区包括以上参照图1A、图1B、图2A、图2B和图3A至图3D描述的高压晶体管区。
[0089]随后的过程可以根据形成第一材料层131和第二材料层133的材料而变化。
[0090]例如，当第一材料层131包括绝缘层且第二材料层133包括用作字线和选择线的导电层时，由狭缝141形成的第一图案131P和第二图案133P可以分别对应于以上参照图4描述的层间绝缘图案ILD和导电图案CP。第一图案131P和第二图案133P中的每个可以形成以上参照图4描述的源极侧层叠体或漏极侧层叠体。
[0091]在另一个示例中，当第一材料层131包括被配置为层间绝缘图案的绝缘层且第二材料层133可以包括牺牲绝缘层时，可以执行图5G中示出的过程。
[0092]参照图5G，可以去除经由狭缝141暴露的第二图案133P以开放布置在不同水平的第一图案131P之间的导电图案区。
[0093]随后，可以在导电图案区中形成第三图案145P。第三图案145P可以对应于图4中示出的导电图案CP。第一图案131P可以对应于图4中示出的层间绝缘图案ILD。第三图案145P可以包括多晶硅层、金属硅化物层和金属层中的至少一个。当第三图案145P包括具有比多晶硅低的电阻率的金属层(诸如，钨)时，还可以在第三图案145P的表面上形成阻碍物金属(诸如，TiN)。在形成图5F中示出的沟道层CH之前，如果未形成多层膜M，那么可以在形成第三图案145P之前在导电图案区的表面上形成多层膜M。
[0094]虽然在图5G中未示出，但是当第一材料层131包括牺牲导电层且第二材料层133包括导电层时，第二图案133P可以对应于图4中示出的导电图案CP。可以去除经由狭缝141暴露的第一图案131P。结果，布置在不同水平处的第二图案133P之间的绝缘图案区可以被开放。随后，可以通过用绝缘材料填充绝缘图案区来形成如图4所示的层间绝缘图案ILD0
[0095]如上所述，根据实施例，由于形成在高压晶体管区中的刻蚀停止图案与形成在单元阵列区中的牺牲图案同时形成，因此可以不需要用于形成刻蚀停止图案的分离过程。
[0096]根据实施例，与绝缘柱重叠的刻蚀停止图案可以掩埋在形成在外围区的高压晶体管区中的栅电极中。因此，高压晶体管的栅电极的两端可以自对齐以与绝缘柱重叠。根据实施例，可以容易地将高压晶体管的栅电极与绝缘柱重叠。因此，当形成高压晶体管的栅电极时，可以减少未对齐错误(misalignment error)。
[0097]根据实施例，可以通过将高压晶体管的栅电极的两端与绝缘柱重叠来减小泄漏电流，使得可以改善高压晶体管的特性。
[0098]图6是示出根据实施例的存储系统的配置的框图。如图6所示，根据实施例的存储系统1100可以包括非易失性存储器件1120和存储器控制器1110。
[0099]非易失性存储器件1120可以具有参照图1A至图5G的上述结构。另外，非易失性存储器件1120可以是包括多个闪速存储芯片的多芯片封装体。
[0100]存储器控制器1110可以被配置为控制非易失性存储器件1120。存储器控制器1110可以包括静态随机存取存储器(SRAM) 1111、中央处理单元(CPU) 1112、主机接口 1113、错误检测和校正单元(ECC) 1114和存储器接口 1115。SRAM 1111可以起到CPU1112的操作存储器的作用。CPU 1112可以执行用于与存储器控制器1110交换数据的一般控制操作。主机接口 1113可以包括用于耦接至存储系统1100的主机的数据交换协议。另外，ECC 1114可以检测并校正包括在从非易失性存储器件1120读取的数据中的错误。存储器接口 1115可以接口在非易失性存储器件1120与存储器控制器1110之间。存储器控制器1110还可以包括储存代码数据以与主机接口的只读存储器(ROM)。
[0101]具有上述配置的存储系统1100可以是在其中结合了存储器件1120和存储器控制器1110的固态磁盘(SSD)或存储卡。例如，当存储系统1100是SSD时，存储器控制器1110可以经由包括USB、MMC、PC1-E、SATA、PATA、SCS1、ESDI和IDE的接口协议中的一种与外部设备(例如，主机)通信。
[0102]图7是示出根据实施例的计算系统的配置的框图。
[0103]参照图7，根据实施例的计算系统1200可以包括通过系统总线1260彼此电耦接的CPU 1220, RAM 1230、用户接口 1240、调制解调器1250和存储系统1210。另外，当计算系统1200是移动设备时，还可以包括电池以将操作电压施加至计算系统1200。计算系统1200还可以包括应用芯片组、相机图像处理器(CIS)和移动DRAM。
[0104]如以上结合图6所述的，存储系统1210可以包括非易失性存储器1212和存储器控制器1211。
[0105]对于本领域技术人员来说明显的是，在不脱离本发明的精神或范围的情况下能够对本发明的上述示例性实施例做出各种变型。因此，意在假如所有这样的变型落入所附权利要求及其等价物的范围之内，则本发明涵盖所有这样的变型。
[0106]通过以上实施例可以看出，本发明提供以下技术方案。
[0107]技术方案1.一种半导体器件，包括:
[0108]衬底，包括在其中限定有源区的高压晶体管区；
[0109]绝缘柱，彼此分离并且形成在有源区中；
[0110]栅电极，布置在衬底之上，其中栅电极的两端分别与绝缘柱重叠；以及
[0111]刻蚀停止图案，掩埋在栅电极中并且分别与绝缘柱重叠。
[0112]技术方案2.如技术方案I所述的半导体器件，其中，栅电极包括:
[0113]第一导电图案，包括用刻蚀停止图案填充的凹部；以及
[0114]第二导电图案，布置在第一导电图案之上并且接触第一导电图案。
[0115]技术方案3.如技术方案2所述的半导体器件，其中，第一导电图案包括:
[0116]下导电层，布置在绝缘柱之间以及衬底之上；以及
[0117]上导电层，布置在下导电层之上并且包括凹部。
[0118]技术方案4.如技术方案2所述的半导体器件，其中，第二导电图案具有比第一导电图案小的宽度，使得刻蚀停止图案的至少一部分被暴露。
[0119]技术方案5.如技术方案I所述的半导体器件，其中，刻蚀停止图案中的每个的宽度大于绝缘柱中的每个的宽度。
[0120]技术方案6.如技术方案I所述的半导体器件，其中，刻蚀停止图案中的每个具有与绝缘柱中的一个重叠的第一侧壁以及与绝缘柱之间的有源区重叠的第二侧壁。
[0121]技术方案7.如技术方案I所述的半导体器件，还包括:
[0122]源极结区和漏极结区，分别形成在栅电极的两侧处的有源区中；以及
[0123]连接结区，分别连接至源极结区和漏极结区，并且形成在与绝缘柱相邻的衬底的表面中。
[0124]技术方案8.如技术方案7所述的半导体器件，还包括:
[0125]接触插塞，分别布置在源极结区和漏极结区之上，
[0126]其中，绝缘柱和栅电极布置在接触插塞之间。
[0127]技术方案9.一种半导体器件，包括:
[0128]衬底，包括单元阵列区和外围区，其中，外围区包括有源区；
[0129]绝缘柱，彼此分离并且形成在外围区中的有源区中；
[0130]栅电极，布置在衬底之上，其中栅电极的两端分别与绝缘柱重叠；
[0131]刻蚀停止图案，掩埋在栅电极中并且分别与绝缘柱重叠；
[0132]管型栅极，布置在单元阵列区中的衬底之上；
[0133]管型沟槽，形成在管型栅极中；以及
[0134]第一沟道部，形成在管型沟槽中。
[0135]技术方案10.如技术方案9所述的半导体器件，其中，栅电极布置在与管型栅极相同的水平处。
[0136]技术方案11.如技术方案9所述的半导体器件，其中，刻蚀停止图案布置在与管型沟槽相同的水平处。
[0137]技术方案12.如技术方案9所述的半导体器件，其中，栅电极包括:
[0138]第一导电图案，包括凹部，其中凹部被刻蚀停止图案填充并且布置在与管型沟槽相同的水平处；以及
[0139]第二导电图案，布置在第一导电图案之上。
[0140]技术方案13.如技术方案12所述的半导体器件，其中，管型栅极包括:
[0141]第一管型栅极图案，布置在与第一导电图案相同的水平处，包括管型沟槽，并且包括形成在管型沟槽中的第一沟道部；以及
[0142]第二管型栅极图案，布置在第一管型栅极图案之上并且布置在与第二导电图案相同的水平处。
[0143]技术方案14.如技术方案12所述的半导体器件，其中，第二导电图案暴露刻蚀停止图案的至少一部分并且具有比第一导电图案小的宽度。
[0144]技术方案15.如技术方案9所述的半导体器件，还包括:
[0145]第二沟道部和第三沟道部，从第一沟道部延伸；
[0146]源极侧层叠体，围绕第二沟道部并且包括彼此交替层叠的第一层间绝缘图案和第一导电图案；以及
[0147]漏极侧层叠体，围绕第三沟道部并且包括彼此交替层叠的第二层间绝缘图案和第二导电图案。
[0148]技术方案16.如技术方案9所述的半导体器件，其中，刻蚀停止图案中的每个具有与绝缘柱中的一个重叠的第一侧壁以及与绝缘柱之间的有源区重叠的第二侧壁。
[0149]技术方案17.—种半导体器件，包括:
[0150]衬底，提供在外围区中；
[0151]第一绝缘柱和第二绝缘柱，形成在衬底中；以及
[0152]栅电极，沿第一方向从第一绝缘柱之上延伸至第二绝缘柱之上；
[0153]其中，栅电极包括第一刻蚀停止图案和第二刻蚀停止图案，
[0154]其中，第一刻蚀停止图案沿第一方向从栅电极内部延伸至第一绝缘柱之上，以及
[0155]其中，第二刻蚀停止图案沿第一方向从栅电极内部延伸至第二绝缘柱之上。
[0156]技术方案18.如技术方案17所述的半导体器件，还包括:
[0157]源极结和漏极结，形成在衬底中；
[0158]其中，第一绝缘柱形成在源极结与栅电极之间的衬底中，以及第二绝缘柱形成在漏极结与栅电极之间的衬底中。
[0159]技术方案19.如技术方案17所述的半导体器件，
[0160]其中，第一刻蚀停止图案从第一绝缘柱与第二绝缘柱之间的衬底之上延伸至第一绝缘柱之上，以及
[0161]其中，第二刻蚀停止图案从第一绝缘柱与第二绝缘柱之间的衬底之上延伸至第二绝缘柱之上。
[0162]技术方案20.如技术方案17所述的半导体器件，
[0163]其中，栅电极包括第一导电图案和第二导电图案，
[0164]其中，第一导电图案提供在第一水平处，
[0165]其中，第二导电图案形成在第一导电图案之上并且提供在第二水平处，
[0166]其中，第一刻蚀停止图案和第二刻蚀停止图案中的每个提供在第一导电图案与第二导电图案之间，以及
[0167]其中，第一导电图案从第一水平穿过第一刻蚀停止图案和第二刻蚀停止图案之间延伸至第二水平，使得第一导电图案和第二导电图案彼此耦接。
[0168]技术方案21.—种制造半导体器件的方法，所述方法包括:
[0169]形成彼此分离且布置在衬底的高压晶体管区中的绝缘柱；
[0170]在其中形成绝缘柱的衬底之上形成第一导电层的上导电层；
[0171]在上导电层中形成分别与绝缘柱重叠的刻蚀停止图案；
[0172]在上导电层之上形成第二导电层并且覆盖刻蚀停止图案；以及
[0173]通过选择性地刻蚀第二导电层和上导电层来形成具有分别与绝缘柱重叠的两端的栅电极，
[0174]其中，刻蚀停止图案掩埋在栅电极中。
[0175]技术方案22.如技术方案21所述的方法，其中，形成刻蚀停止图案包括:
[0176]通过刻蚀上导电层来分别在绝缘柱之上形成凹部；以及
[0177]用关于上导电层和第二导电层具有刻蚀选择性的保护材料填充凹部。
[0178]技术方案23.如技术方案19所述的方法，其中，保护材料包括SiN或TiN。
[0179]技术方案24.如技术方案21所述的方法，其中，形成绝缘柱包括:
[0180]在衬底之上形成栅极绝缘层；
[0181]在栅极绝缘层之上形成第一导电层的下导电层；
[0182]通过刻蚀下导电层、栅极绝缘层和衬底来形成沟槽；以及
[0183]形成填充沟槽的绝缘层。
[0184]技术方案25.如技术方案24所述的方法，还包括:
[0185]在形成绝缘层之前，通过经由沟槽将杂质注入至衬底中来形成连接结区。
[0186]技术方案26.如技术方案25所述的方法，还包括:
[0187]形成源极结区和漏极结区，所述源极结区和漏极结区分别连接至连接结区，并且分别提供在高压晶体管区中的栅电极的两侧处的衬底中；以及
[0188]形成分别连接至源极结区和漏极结区的接触插塞，
[0189]其中，绝缘柱和栅电极布置在接触插塞之间。
[0190]技术方案27.如技术方案24所述的方法，其中，在形成栅电极时刻蚀下导电层，
[0191]其中，下导电层布置在上导电层下并且如栅电极那样被图案化。
[0192]技术方案28.如技术方案21所述的方法，其中，在形成栅电极中，暴露刻蚀停止图案的至少一部分。
[0193]技术方案29.如技术方案21所述的方法，其中，刻蚀停止图案中的每个具有与绝缘柱中的一个重叠的第一侧壁以及与绝缘柱之间的有源区重叠的第二侧壁。
[0194]技术方案30.—种制造半导体器件的方法，所述方法包括:
[0195]提供包括单元阵列区和外围区的衬底，其中外围区包括有源区；
[0196]形成彼此分离且提供在有源区中的绝缘柱；
[0197]在外围区中的衬底和绝缘柱之上(i)以及单元阵列区中的衬底之上(ii)形成第一导电层的上导电层；
[0198]同时形成在单元阵列区中的上导电层中布置的牺牲图案(i)以及外围区中的分别与绝缘柱重叠的刻蚀停止图案(ii);
[0199]在上导电层之上形成第二导电层，并且覆盖牺牲图案和刻蚀停止图案；以及
[0200]通过选择性地刻蚀第二导电层和上导电层来同时形成外围区中的栅电极⑴以及单元阵列区中的管型栅极(ii)，
[0201]其中，栅电极具有分别与绝缘柱重叠的两端，
[0202]其中，刻蚀停止图案掩埋在栅电极中，
[0203]其中，牺牲图案掩埋在管型栅极中。
[0204]技术方案31.如技术方案30所述的方法，其中，形成牺牲图案和刻蚀停止图案包括:
[0205]通过刻蚀上导电层来同时形成外围区中的上导电层中的分别与一部分绝缘柱重叠的凹部(i)以及布置在单元阵列区中的管型沟槽(ii);以及
[0206]用关于上导电层和第二导电层具有刻蚀选择性的保护材料填充凹部和管型沟槽。
[0207]技术方案32.如技术方案31所述的方法，其中保护材料包括SiN或TiN。
[0208]技术方案33.如技术方案30所述的方法，其中，形成绝缘柱包括:
[0209]在外围区中的衬底之上形成栅极绝缘层；
[0210]在栅极绝缘层之上形成第一导电层的下导电层；
[0211]通过刻蚀下导电层、栅极绝缘层和衬底来形成沟槽；以及
[0212]形成填充沟槽的绝缘层。
[0213]技术方案34.如技术方案33所述的方法，其中，在形成栅电极和管型栅极中，刻蚀下导电层，
[0214]其中，下导电层布置在上导电层下并且如栅电极和管型栅极那样被图案化。
[0215]技术方案35.如技术方案30所述的方法，其中，在形成栅电极和管型栅极中，暴露刻蚀停止图案的至少一部分。
[0216]技术方案36.如技术方案30所述的方法，还包括:
[0217]在单元阵列区中的管型栅极之上交替层叠第一材料层和第二材料层；
[0218]通过刻蚀第一材料层和第二材料层形成孔，牺牲图案经由孔而暴露；
[0219]经由孔去除牺牲图案；
[0220]在每个孔中以及从其去除牺牲图案的区域中形成沟道层；
[0221]通过刻蚀孔之间的第一材料层和第二材料层来形成狭缝，所述狭缝将第一材料层和第二材料层分离为源极侧层叠体和漏极侧层叠体。
[0222]技术方案37.如技术方案30所述的方法，其中刻蚀停止图案中的每个具有与绝缘柱中的一个重叠的第一侧壁以及与绝缘柱之间的有源区重叠的第二侧壁。
【主权项】
1.一种半导体器件，包括: 衬底，包括在其中限定有源区的高压晶体管区； 绝缘柱，彼此分离并且形成在有源区中； 栅电极，布置在衬底之上，其中栅电极的两端分别与绝缘柱重叠；以及 刻蚀停止图案，掩埋在栅电极中并且分别与绝缘柱重叠。2.如权利要求1所述的半导体器件，其中，栅电极包括: 第一导电图案，包括用刻蚀停止图案填充的凹部；以及 第二导电图案，布置在第一导电图案之上并且接触第一导电图案。3.如权利要求2所述的半导体器件，其中，第一导电图案包括: 下导电层，布置在绝缘柱之间以及衬底之上；以及 上导电层，布置在下导电层之上并且包括凹部。4.如权利要求2所述的半导体器件，其中，第二导电图案具有比第一导电图案小的宽度，使得刻蚀停止图案的至少一部分被暴露。5.如权利要求1所述的半导体器件，其中，刻蚀停止图案中的每个的宽度大于绝缘柱中的每个的宽度。6.如权利要求1所述的半导体器件，其中，刻蚀停止图案中的每个具有与绝缘柱中的一个重叠的第一侧壁以及与绝缘柱之间的有源区重叠的第二侧壁。7.—种半导体器件，包括: 衬底，包括单元阵列区和外围区，其中，外围区包括有源区； 绝缘柱，彼此分离并且形成在外围区中的有源区中； 栅电极，布置在衬底之上，其中栅电极的两端分别与绝缘柱重叠； 刻蚀停止图案，掩埋在栅电极中并且分别与绝缘柱重叠； 管型栅极，布置在单元阵列区中的衬底之上； 管型沟槽，形成在管型栅极中；以及 第一沟道部，形成在管型沟槽中。8.一种半导体器件，包括: 衬底，提供在外围区中； 第一绝缘柱和第二绝缘柱，形成在衬底中；以及 栅电极，沿第一方向从第一绝缘柱之上延伸至第二绝缘柱之上； 其中，栅电极包括第一刻蚀停止图案和第二刻蚀停止图案， 其中，第一刻蚀停止图案沿第一方向从栅电极内部延伸至第一绝缘柱之上，以及 其中，第二刻蚀停止图案沿第一方向从栅电极内部延伸至第二绝缘柱之上。9.一种制造半导体器件的方法，所述方法包括: 形成彼此分离且布置在衬底的高压晶体管区中的绝缘柱； 在其中形成绝缘柱的衬底之上形成第一导电层的上导电层； 在上导电层中形成分别与绝缘柱重叠的刻蚀停止图案； 在上导电层之上形成第二导电层并且覆盖刻蚀停止图案；以及通过选择性地刻蚀第二导电层和上导电层来形成具有分别与绝缘柱重叠的两端的栅电极， 其中，刻蚀停止图案掩埋在栅电极中。10.一种制造半导体器件的方法，所述方法包括: 提供包括单元阵列区和外围区的衬底，其中外围区包括有源区； 形成彼此分离且提供在有源区中的绝缘柱； 在外围区中的衬底和绝缘柱之上(i)以及单元阵列区中的衬底之上(ii)形成第一导电层的上导电层； 同时形成在单元阵列区中的上导电层中布置的牺牲图案(i)以及外围区中的分别与绝缘柱重叠的刻蚀停止图案(ii); 在上导电层之上形成第二导电层，并且覆盖牺牲图案和刻蚀停止图案；以及通过选择性地刻蚀第二导电层和上导电层来同时形成外围区中的栅电极(i)以及单元阵列区中的管型栅极(ii)， 其中，栅电极具有分别与绝缘柱重叠的两端， 其中，刻蚀停止图案掩埋在栅电极中， 其中，牺牲图案掩埋在管型栅极中。
【文档编号】H01L21/8247GK106024790SQ201510603178
【公开日】2016年10月12日
【申请日】2015年9月21日
【发明人】郭尚炫
【申请人】爱思开海力士有限公司