半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本发明提供了一种半导体器件，其包括：衬底；衬底上的隧道绝缘图案；隧道绝缘图案上的电荷存储图案；电荷存储图案上的电介质图案，电介质图案的宽度小于电荷存储图案的宽度；电介质图案上的控制栅极，控制栅极的宽度大于电介质图案的宽度；以及控制栅极上的含金属栅极。
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2015年3月31日在韩国知识产权局(KIPO)提交的韩国专利申请N0.10-2015-0045245的优先权，该申请的内容以引用的方式全部合并于此。
技术领域
[0003]示例实施例涉及半导体器件及其制造方法。更具体地，示例实施例涉及包括多个栅极结构的半导体器件及其制造方法。
【背景技术】
[0004]非易失性存储器件可以包括浮置栅型或电荷俘获型闪存器件。闪存器件可以包括多个存储器单元，并且存储器单元的集成度在增长。相应地，存储器单元之间的距离和每个存储器单元的宽度在降低，并且已研究了用于保持存储器单元的操作可靠性的方法。

【发明内容】

[0005]示例实施例提供了具有改进的操作可靠性的半导体器件。
[0006]示例实施例提供了制造具有改进的操作可靠性的半导体器件的方法。
[0007]根据示例实施例，提供一种半导体器件。所述半导体器件包括:衬底;衬底上的隧道绝缘图案;隧道绝缘图案上的电荷存储图案，所述电荷存储图案在一个方向上具有宽度，所述一个方向实质上垂直于电荷存储图案离开衬底的方向；电荷存储图案上的电介质图案，所述电介质图案在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度，电介质图案的宽度小于电荷存储图案的宽度;电介质图案上的控制栅极，所述控制栅极在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度，控制栅极的宽度大于电介质图案的宽度；以及控制栅极上的含金属栅极。
[0008]在示例实施例中，所述半导体器件还可包括含金属栅极的侧壁上的封盖层。
[0009]在示例实施例中，封盖层可包括多晶硅或非晶硅。
[0010]在示例实施例中，电荷存储图案和控制栅极可包括多晶硅。
[0011]在示例实施例中，封盖层可进一步在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上从控制栅极的侧壁延伸。
[0012]在示例实施例中，所述半导体器件还可包括含金属栅极上的栅极掩模。封盖层可从控制栅极的侧壁仅延伸至含金属栅极的侧壁。
[0013]在示例实施例中，所述半导体器件还可包括含金属栅极与控制栅极之间的缓冲图案。封盖层可覆盖含金属栅极和缓冲图案的侧壁。
[0014]在示例实施例中，缓冲图案可包括金属氮化物。
[0015]在示例实施例中，封盖层可在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度，并且含金属栅极可在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度。封盖层的宽度和含金属栅极的宽度的和可以大于控制栅极的宽度。
[0016]在示例实施例中，封盖层可在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度，并且含金属栅极可在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度。封盖层的宽度和含金属栅极的宽度的和与控制栅极的宽度可实质上相同。
[0017]在示例实施例中，可在衬底上布置多个栅极结构。每一个栅极结构可包括隧道绝缘图案、电荷存储图案、电介质图案、控制栅极和含金属栅极。
[0018]在示例实施例中，隧道绝缘图案可包括突出部，电荷存储图案设置在所述突出部上。可以为所述多个栅极结构公共地提供隧道绝缘图案。
[0019]在示例实施例中，每个突出部可在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度，并且每个突出部的宽度可小于电荷存储图案的宽度。
[0020]在示例实施例中，所述半导体器件还可包括:栅极间隔件，其覆盖每个栅极结构的侧壁;以及绝缘隔层，其覆盖栅极间隔件和所述多个栅极结构。
[0021]在示例实施例中，在绝缘隔层的位于所述多个栅极结构的相邻栅极结构之间的部分中可包括气隙。
[0022]在示例实施例中，所述半导体器件还可包括含金属栅极的侧壁上的封盖层。栅极间隔件还可覆盖封盖层的侧壁。
[0023]在示例实施例中，电荷存储图案可包括浮置栅极。
[0024]根据示例实施例，提供一种半导体器件。所述半导体器件包括:衬底，其包括顶表面;沟道，其在竖直方向上从衬底的顶表面延伸；绝缘隔层和栅线，其围绕沟道并且在竖直方向上交替且重复地堆叠，其中每个栅线包括侧壁;填充图案，其在竖直方向上隔开绝缘隔层和栅线；以及封盖层，其位于每个栅线的侧壁上，封盖层接触填充图案。
[0025]在示例实施例中，栅线可包括金属，封盖层可包括硅基材料，并且绝缘隔层可包括氧化物。
[0026]在示例实施例中，封盖层可设置在填充图案中。在示例实施例中，在相邻的绝缘隔层之间在竖直方向上限定间隙。每个栅线可设置在所述间隙中。
[0027]在示例实施例中，每个栅线可部分地填充所述间隙，并且封盖层可填充所述间隙的剩余部分。
[0028]在示例实施例中，所述间隙可包括内壁，并且所述半导体器件还可包括围绕所述间隙的内壁上的每个栅线的势皇图案，所述势皇图案包括侧壁。封盖层可形成在所述势皇图案和每个栅线的侧壁上。
[0029]根据示例实施例，提供一种制造半导体器件的方法。在所述方法中，在衬底上顺序地形成隧道绝缘层、隧道绝缘层上的电荷存储层、电荷存储层上的电介质层以及电介质层上的控制栅极层。对控制栅极层、电介质层、电荷存储层和隧道绝缘层进行蚀刻，以形成多个栅极结构。每个栅极结构包括隧道绝缘图案、电荷存储图案、电介质图案和控制栅极。电荷存储图案包括侧壁，控制栅极包括侧壁。在所述多个栅极结构上提供硅基材料，以选择性地在电荷存储图案的侧壁和控制栅极的侧壁上形成封盖层。
[0030]在示例实施例中，电荷存储层和控制栅极层可包括多晶硅。在提供硅基材料的步骤中，可以将沉积时间控制在第一时间与第二时间之间。第一时间可以是硅基材料在多晶硅上的沉积初始时间，第二时间可以是硅基材料在绝缘材料上的沉积初始时间。
[0031]在示例实施例中，封盖层可包括形成在电荷存储图案的侧壁上的第一封盖层和形成在控制栅极的侧壁上的第二封盖层。
[0032]在示例实施例中，在所述多个栅极结构上提供硅基材料的步骤可包括将第一封盖层和第二封盖层分别与电荷存储图案和控制栅极合并。
[0033]在示例实施例中，形成隧道绝缘层、电荷存储层、电介质层和控制栅极层的步骤可包括在控制栅极层上形成含金属栅极层。每个栅极结构还可包括控制栅极上的含金属栅极。
[0034]在示例实施例中，在提供硅基材料的步骤中，可以将沉积时间控制在硅基材料在含金属材料上的沉积初始时间和硅基材料在绝缘材料上的沉积初始时间之间。
[0035]在示例实施例中，封盖层可形成在含金属栅极上以具有一定宽度，该宽度在实质上垂直于从含金属栅极到隧道绝缘层的方向的一个方向上比控制栅极上的封盖层在实质上垂直于从含金属栅极到隧道绝缘层的方向的所述一个方向上的宽度更厚。
[0036]根据示例实施例，提供一种制造半导体器件的方法。在所述方法中，在衬底的表面上交替且重复地形成绝缘隔层和牺牲层，以形成模制结构。从衬底的表面在竖直方向上形成穿过模制结构的沟道。部分地蚀刻模制结构，以形成在竖直方向上分离模制结构的开口。利用栅线替代牺牲层，其中每个栅线包括侧壁。在每个栅线的通过开口暴露的侧壁上形成封盖层。
[0037]在示例实施例中，可通过开口将硅基材料提供至每个栅线的侧壁来形成封盖层。硅基材料的沉积时间可控制在含金属材料上的沉积初始时间与绝缘材料上的沉积初始时间之间。
[0038]在示例实施例中，在利用栅线替代牺牲层的步骤中，可去除通过开口暴露的牺牲层，以形成对应的间隙。可形成填充每个对应间隙的栅电极层。可蚀刻栅电极层，以形成部分填充每个对应间隙的栅线。封盖层可填充每个对应间隙的剩余部分。
[0039]在示例实施例中，可在开口中形成填充图案。可将封盖层插入在填充图案中。
[0040]根据示例实施例，提供了一种半导体器件。所述半导体器件包括:衬底;栅极结构，其包括顺序堆叠在衬底上的隧道绝缘图案、隧道绝缘图案上的电荷俘获图案、电荷俘获图案上阻挡图案以及阻挡图案上的栅电极，其中栅电极包括侧壁；以及封盖层，其选择性地形成在栅电极的侧壁上。
【附图说明】
[0041]通过以下参考附图的详细说明，将更加清楚地理解示例实施例。图1至图38表示非限定的示例实施例，如本文所描述的那样。
[0042]图1是示出根据示例实施例的半导体器件的截面图；
[0043]图2至图7是示出根据示例实施例的制造半导体器件的方法的截面图；
[0044]图8是示出多晶硅层和氧化硅层上的封盖层的沉积时间和沉积厚度之间的关系的示图；
[0045]图9是示出根据一些示例实施例的半导体器件的截面图；
[0046]图10是示出根据一些示例实施例的半导体器件的截面图；
[0047]图11是示出金属层、多晶硅层和氧化硅层上的封盖层的沉积时间和沉积厚度之间的关系的不图；
[0048]图12是示出根据一些示例实施例的半导体器件的截面图；
[0049]图13至图17是示出根据一些示例实施例的制造半导体器件的方法的截面图；
[0050]图18是示出根据一些示例实施例的半导体器件的截面图；
[0051 ]图19是示出根据一些示例实施例的半导体器件的截面图；
[0052]图20是示出根据示例实施例的半导体器件的截面图；
[0053]图21是示出根据一些示例实施例的半导体器件的截面图；
[0054]图22至图34是示出根据示例实施例的制造半导体器件的方法的截面图和俯视图；以及
[0055]图35至图38是示出根据一些示例实施例的制造半导体器件的方法的截面图。
【具体实施方式】
[0056]在下文中将结合示出了一些示例实施例的附图更加详细地描述各个示例实施例。然而，本文所公开的主题可以按照多种不同的形式具体实现，而不应解释为限于本文所述的示例实施例。相反，提供这些示例实施例是为了使得本公开将是彻底和完整的，并且将向本领域技术人员完整地传达所要求保护的主题的范围。在附图中，为了清楚会夸大层和区域的尺寸和相对尺寸。
[0057]将要理解的是，当一个元件或层称作“位于”另一个元件或层“之上”、“连接至”或“耦接至”另一个元件或层时，所述一个元件或层可直接位于另一个元件或层之上、直接连接至或耦接至另一个元件或层，或者可存在中间元件或层。相反，当一个元件称作“直接位于”另一个元件或层“之上”、“直接连接至”或“直接耦接至”另一个元件或层时，则不存在中间元件或层。相同的附图标记始终表示相同的元件。如本文所使用的那样，术语“和/或”包括一个或多个相关所列项目的任意和全部组合。
[0058]将要理解的是，虽然本文使用了术语第一、第二、第三、第四等来描述各个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不受这些术语限定。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，下面所讨论的第一元件、第一组件、第一区域、第一层或第一部分可称作第二元件、第二组件、第二区域、第二层或第二部分，而没有背离本文所公开的主题的指教。
[0059]为了便于说明，可在本文中使用诸如“在……之下”、“在……以下”、“更低”、“在……之上”、“更高”等空间相对术语，来描述在附图中示出的一个元件或特征与另一个(一些)元件或特征的关系。将要理解的是，空间相对术语旨在涵盖使用或操作中的器件的除图中所示的取向之外的不同取向。例如，如果翻转附图中的器件，则描述为在另一些元件或特征“以下”或“之下”的元件将指向其他元件或特征“之上”。因此，示例性术语“在……以下”可以涵盖“在……之下”和“在……之上”两种取向。器件可另外取向(旋转90度或其他取向)，并且相应地解释本文所使用的空间相对描述词。
[0060]本文所用的术语仅是为了描述特定示例实施例，并且不旨在限定所要求保护的主题。如本文所使用的那样，除非上下文清楚地指明不是这样，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还将应该理解的是，术语“包括”和/或“包括……的”当用于本说明书中时，指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。此外，如本文所使用的那样，诸如(但不限于)“平行的”、“垂直的”、“正交的”、“相等的”、“规则的”、“对准的”、“平坦的”和“共面的”的术语应当分别理解为“平行或基本上平行的”、“垂直或基本上垂直的”、“正交或基本上正交的”、“相等或基本上相等的”、“规则或基本上规则的”、“对准或基本上对准的”、“平坦或基本上平坦的”以及“共面或基本上共面的”。
[0061]本文参照作为理想示例实施例(和中间结构)的示意图的截面图来描述示例实施例。因此，作为例如制造技术和/或容差的结果，所示出形状的变化是可预期的。因此，不应将示例实施例解释为限于本文所示区域的特定形状，而是包括作为例如制造结果的形状方面的偏离。例如，示为矩形的注入区域通常将会具有圆角或曲线特征以及/或者在其边缘处的注入浓度梯度，而不是从注入区域到非注入区域的二值变化。同样地，通过注入形成的掩埋区域可导致在掩埋区域与通过其进行注入的表面之间的区域中的一些注入。因此，在附图中示出的区域本质上是示意的，它们的形状并不旨在示出器件的区域的实际形状，并且并不旨在限定所要求保护的主题的范围。
[0062]除非另外进行限定，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本文公开的主题所属技术领域的普通技术人员之一的通常理解相同的含义。还将理解的是，诸如在常用字典中定义的那些术语应当解释为具有与其在相关技术的语境中的含义一致的含义，并且不应理想化或过于形式化地进行解释，除非在本文中明确地进行了这样的定义。
[0063]图1是示出根据示例实施例的半导体器件1000的截面图。例如，图1示出了平面浮置栅极型闪存器件。
[0064]在图1和图2中，将实质上平行于衬底的顶表面并且彼此交叉的两个方向分别称作第一方向和第二方向。例如，第一方向和第二方向可以彼此垂直。此外，在图1和图2中，第三方向示出为垂直于第一和第二方向。在图2至图7、图9、图10和图12至图19中，第一方向、第二方向和第三方向的定义相同。
[0065]参考图1，半导体器件1000可包括栅极结构1001，栅极结构1001包括在第三方向上顺序堆叠在衬底100上的隧道绝缘图案115、浮置栅极125、电介质图案135和控制栅极145。栅极结构1001还可包括在第三方向上堆叠在控制栅极145上的含金属栅极165和栅极掩模175。
[0066]栅极结构1001的至少一部分可具有基本在第二方向上延伸的线形。可基本沿着第一方向布置多个栅极结构1001。在示例实施例中，封盖层182和184可围绕栅极结构1001的侧壁的一部分。
[0067]衬底100可包括半导体衬底，例如，硅衬底、锗衬底或硅-锗衬底。绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底也可用作衬底100。衬底100可包括II1-V族化合物，诸如InP、6&卩、6&48、63313等。衬底100还可包括口型和/或11型讲。
[0068]通过基本沿着第二方向排列并且基本在第一方向上延伸的多个隔离层(未示出)，可将衬底100划分为有源区和场区。图1至图7、图9、图10和图12至图19是形成在有源区上的器件和/或结构的截面图。
[0069]还可将衬底100划分为单元区CR和选择区SR，存储器单元可布置在单元区CR上，选择晶体管和/或外围电路可布置在选择区SR上。例如，在图1中，衬底10的中央部分可对应于单元区CR，具有相对较窄间距和宽度的四个栅极结构在衬底100的中央部分上。衬底100的两个外围部分可对应于选择区SR，具有相对较大宽度的栅极结构1001在衬底100的外围部分上。
[0070]图1示出了四个栅极结构1001或者四个存储器单元形成在单元区CR上。然而，形成在单元区CR上的栅极结构的数量可为例如2n个(η是正整数)，诸如(但不限于)8或16。
[0071]隧道绝缘图案115可具有单层结构或多层结构，例如包括氧化硅、氮化硅和/或氮氧化硅。在实施例中，硅层可插入在多层结构的中间。例如，隧道绝缘图案115可具有氧化物-氮化物-氧化物(ONO)层结构、氧化物-硅-氧化物(0S0)层结构或者氧化物-硅-氮化物-氧化物(OSNO)层结构。
[0072]隧道绝缘图案115可在单元区CR上基本沿着第一方向连续地延伸。在一些实施例中，隧道绝缘图案115可包括多个突出部115a(图3)，并且突出部115a可包括在栅极结构1001 中。
[0073]浮置栅极125可包括掺杂多晶硅。可在浮置栅极125中存储确定逻辑状态的电荷。多个浮置栅极125可彼此隔离，并且基本沿着第一方向和第二方向排列。在示例实施例中，浮置栅极125可实质上用作电荷存储图案。
[0074]电介质图案135可具有单层结构或多层结构，包括氧化物层和/或氮化物层。例如，电介质图案135可具有ONO层结构。在一些实施例中，电介质图案135可包括具有较高电介质常数(高k)的金属氧化物，诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化钛等。
[0075]控制栅极145可包括例如掺杂多晶硅。控制栅极145可用作半导体器件的字线。
[0076]在示例实施例中，含金属栅极165可进一步堆叠在控制栅极145上。因此，可降低将电信号转移至控制栅极145的电阻。例如，含金属栅极165可包括金属，诸如钨(W)、铝(Al)、钛(Ti)、钽(Ta)、铜(Cu)、钴(Co)、镍(Ni)等，或者包括金属的硅化物。
[0077]在一些实施例中，可在含金属栅极165与控制栅极145之间插入缓冲图案155。在示例实施例中，缓冲图案155可包括金属氮化物，诸如氮化钨、氮化钛或氮化钽。缓冲图案155可用作用于减少含金属栅极165与控制栅极145之间的接触电阻的欧姆图案。
[0078]栅极掩模175可堆叠在含金属栅极165上，并且可包括例如氮化硅或氮氧化硅。
[0079]在示例实施例中，电介质图案135、控制栅极145、缓冲图案155、含金属栅极165和栅极掩模175可在多个浮置栅极125和隔离层上基本在第二方向上延伸。例如，电介质图案135可具有基本上的波浪形状，其沿着浮置栅极125的表面轮廓基本在第二方向上延伸。
[0080]图1示出了单元区CR和选择区SR的栅极结构可具有基本上相同的堆叠结构。然而在实施例中，在选择区SR上，控制栅极145和浮置栅极125可至少部分地电连接或彼此接触。
[0081]在示例实施例中，封盖层可选择地形成在含金属栅极165、缓冲图案155、控制栅极145和浮置栅极125的侧壁上。
[0082]封盖层可包括形成在浮置栅极125的侧壁上的第一封盖层182和形成在含金属栅极165、缓冲图案155和控制栅极145的侧壁上的第二封盖层184。
[0083]在示例实施例中，封盖层182和184可包括硅基材料，诸如选择性地掺杂有杂质的多晶硅或非晶硅。
[0084]封盖层可不形成在隧道绝缘图案115、电介质图案135和栅极掩模175的表面上，它们会包括绝缘材料，诸如氧化娃、氮化娃和/或氮氧化娃。因此，第一封盖层182和第二封盖层184可沿着栅极结构1001的高度方向(S卩，第三方向)被电介质图案135实质上彼此分离。
[0085]第二封盖层184可用作阻挡来自含金属栅极165和缓冲图案155的金属残余物的产生的势皇。此外，第二封盖层184形成在控制栅极145的侧壁上的那一部分以及第一封盖层182可与控制栅极145和浮置栅极125—起实质上分别用作栅电极，使得可以另外实现更大的单元面积。
[0086]第一杂质区103和第二杂质区105可形成在衬底100的邻近一些栅极结构1001的上部。例如，第一杂质区103和第二杂质区105可形成在衬底100的位于单元区CR与选择区SR之间的上部。
[0087]第一绝缘隔层190可形成在衬底100上并覆盖栅极结构1001。第一插塞192可穿过第一绝缘隔层190延伸以接触或电连接至第一杂质区103。在示例实施例中，第一插塞192可用作公共源极线(CSL)或CSL接触件。
[0088]第二绝缘隔层193可形成在第一绝缘隔层190上并覆盖第一插塞192。第二插塞195可穿过第二绝缘隔层193和第一绝缘隔层190延伸以接触或电连接至第二杂质区105。在示例实施例中，第二插塞195可用作位线接触件。
[0089]第一绝缘隔层190和第二绝缘隔层193可包括基于氧化硅的材料，诸如等离子体增强氧化物(PEOX)、正硅酸乙酯(TEOS)、含硼硅酸乙酯(BTEOS)、含磷硅酸乙酯(PTEOS)、含硼磷硅酸乙酯(BPTEOS)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)等。
[0090]第一插塞192和第二插塞195可包括导电材料，诸如金属、金属氮化物或金属硅化物。
[0091]例如，电连接至第二插塞195的位线197可设置在第二绝缘隔层193上。位线197可基本在第一方向上延伸，并且可基本沿着第二方向排列多个位线197。位线197可包括导电材料，诸如金属、金属氮化物或金属硅化物。
[0092]图2至图7是示出根据示例实施例的制造半导体器件的方法的截面图。例如，图2至图7示出了制造图1的半导体器件的方法。
[0093]参考图2，将隧道绝缘层110、浮置栅极层120、电介质层130、控制栅极层140、缓冲层150、含金属栅极层160和栅极掩模层170在第三方向上顺序地形成在衬底100上。
[0094]衬底100可包括硅衬底、锗衬底、硅-锗衬底或SOI衬底或GOI衬底。衬底100可包括111 -V族化合物，诸如 I nP、GaP、GaAs、GaSb 等。
[0095]隧道绝缘层110可由氧化硅、氮化硅和/或氮氧化硅形成。在一些实施例中，隧道绝缘层110可形成为多层，诸如ONO层结构、OSO层结构或OSNO层结构。可使用硅前体以及P型杂质或η型杂质通过沉积工艺形成浮置栅极层120。浮置栅极层120可由掺杂多晶硅形成。浮置栅极层120可实质上用作电荷存储层。
[0096]在一些实施例中，在形成浮置栅极层120后，可基本沿着第一方向部分地蚀刻浮置栅极层120、隧道绝缘层110和衬底100的上部，以形成隔离沟槽(未示出)。可基本沿着第二方向形成多个隔离沟槽。衬底100可通过隔离沟槽划分为有源区和场区。可由例如氧化硅形成部分地填充隔离沟槽的隔离层(未示出)。通过上述工艺，浮置栅极层120和隧道绝缘层110可变成在有源区上基本在第一方向上延伸的线形图案。
[0097]随后，电介质层130、控制栅极层140、缓冲层150、含金属栅极层160和栅极掩模层170在第三方向上顺序地形成在浮置栅极层120和隔离层上。
[0098]电介质层130可形成为氧化物层或氮化物层的单层结构，或者诸如ONO层结构之类的多层结构。在实施例中，电介质层130可由高k金属氧化物形成。控制栅极层140可由掺杂多晶硅形成。缓冲层150可由金属氮化物形成，诸如氮化钨、氮化钛或氮化钽。含金属栅极层160可由金属形成，诸如W、Al、T1、Ta、Cu、Co或Ni，或者由金属的氮化物形成。栅极掩模层170可由氮化硅或氮氧化硅形成。
[0099]隧道绝缘层110、浮置栅极层120、电介质层130、控制栅极层140、缓冲层150、含金属栅极层160和栅极掩模层170可由例如下列工艺中的至少一种工艺形成:化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、溅射工艺、物理气相沉积(PVD)工艺和原子层沉积(ALD)工艺。
[0100]参考图3，可基本沿着第二方向部分地蚀刻栅极掩模层170，以形成多个栅极掩模175。利用栅极掩模175作为蚀刻掩模可顺序地并部分地蚀刻含金属栅极层160、缓冲层150、控制栅极层140、电介质层130、浮置栅极层120和隧道绝缘层110。
[0101]因此，可形成在第三方向上顺序堆叠在衬底100的顶表面上的栅极结构，每个栅极结构包括隧道绝缘层图案115、浮置栅极125、电介质图案135、控制栅极145、缓冲图案155、含金属栅极165和栅极掩模175。
[0102]每个栅极结构的一部分(例如，电介质图案135、控制栅极145、缓冲图案155、含金属栅极165和栅极掩模175)可具有基本在第二方向上连续延伸的线形。浮置栅极125可具有沿着第一方向和第二方向彼此间隔开的岛形。
[0103]隧道绝缘图案115可基本在第一方向上线性延伸。通过上述蚀刻工艺，隧道绝缘图案115在彼此邻近的栅极结构之间可以不完全分离。因此，隧道绝缘图案115可包括突出部115a和突出部115a之间的凹陷部115b，突出部115a包括在栅极结构中。
[0104]在示例实施例中，可沿着第一方向形成多个栅极结构1001。例如，衬底100的中央部分可对应于单元区CR。栅极结构1001可通过相对较窄的宽度和间距形成在单元区CR上，并且可用作存储器单元。图3示出了在单元区CR上形成了四个栅极结构1001。但是，对形成在单元区CR上的栅极结构1001的数量可不特别限定。
[0105]衬底100邻近单元区CR的外围部分可对应于选择区SR。栅极结构1001可通过相对较大的宽度和间距形成在选择区SR上。
[0106]在一些实施例中，形成在选择区SR上的栅极结构1001的浮置栅极125和控制栅极145可彼此电连接或彼此接触。在此情况下，选择区SR上的浮置栅极层120和控制栅极层140可在参考图2示出的工艺期间通过对接工艺(butting process)彼此连接。
[0107]参考图4，封盖层182、184可形成在每个栅极结构1001的一部分的侧壁上。
[0108]在示例实施例中，封盖层182、184可通过CVD工艺或ALD工艺形成，在CVD工艺或ALD工艺中可利用诸如氯硅烷之类的硅前体。在一些实施例中，在沉积工艺期间还可提供η型杂质或P型杂质。
[0109]因此，封盖层182、184可由硅基材料形成，诸如选择性地掺杂有杂质的多晶硅或非晶硅。硅基材料在多晶硅、金属和金属氮化物上可比在绝缘材料上以更大的亲和力沉积。因此，封盖层182、184可选择性地形成在浮置栅极125、控制栅极145、缓冲图案155和含金属栅极165的侧壁上。
[0110]在示例实施例中，第一封盖层182可形成在浮置栅极125的侧壁上，第二封盖层184可形成在控制栅极145、缓冲图案155和含金属栅极165的侧壁上。
[0111]在示例实施例中，对应于浮置栅极125的排列，多个第一封盖层182可沿着第二方向彼此间隔开。第二封盖层184可公共地覆盖控制栅极145、缓冲图案155和含金属栅极165的侧壁，并可在第二方向上连续延伸。第一封盖层182和第二封盖层184可通过电介质图案135沿着栅极结构1001的高度方向(S卩，第三方向)彼此分离。
[0112]参考图5，可在隧道绝缘图案115和隔离层上形成覆盖栅极结构1001的第一绝缘隔层190。第一绝缘隔层190可由氧化硅形成，诸如基于PEOX的材料、基于TEOS的材料或基于硅酸盐玻璃的材料。
[0113]在比较示例中，当省略封盖层184时，含金属栅极165和/或缓冲图案155的侧壁暴露出来。结果，金属成分会在形成例如第一绝缘隔层190时通过高沉积温度从侧壁分离并迀移。例如，金属成分会朝着电介质图案135和/或隧道绝缘图案115迀移，从而干扰或恶化存储器单元的电特性。由金属成分迀移所引起的电操作故障会随着存储器单元之间的距离减小而加剧。
[0114]另外，含金属栅极165、缓冲图案155、控制栅极145和浮置栅极125的侧壁会被在沉积工艺中使用的氧化剂所氧化。在此情况下，会减小栅极面积或单元面积，并且对于半导体器件操作的编程电压或擦除电压会增加。
[0115]然而，根据示例实施例，含金属栅极165、缓冲图案155、控制栅极145和浮置栅极125的侧壁可分别被第一封盖层182和第二封盖层184覆盖，以避免由氧化剂引起的单元面积缩小和由金属成分迀移引起的污染。此外，第一封盖层182和第二封盖层184可与浮置栅极125和控制栅极145—起分别用作栅电极，以获得更大的单元面积。
[0116]参考图6，可穿过第一绝缘隔层190形成第一插塞192，以与第一杂质区103接触或电连接至第一杂质区103。
[0117]例如，可对第一绝缘隔层190的一部分和形成在单元区CR与选择区SR之间的隧道绝缘图案115的一部分进行蚀刻，以形成第一开口。可通过第一开口注入第一杂质，以在衬底100的上部形成第一杂质区103。可在第一绝缘隔层190上形成填充第一开口的第一导电层，并且可通过例如化学机械抛光(CMP)工艺使第一导电层的上部平坦化，以形成第一插塞192。第一插塞192可用作半导体器件的CSL或CSL接触件。
[0118]参考图7，在第一绝缘隔层190上形成第二绝缘隔层193，以覆盖第一插塞192。可部分地蚀刻第二绝缘隔层193、第一绝缘隔层190和隧道绝缘图案115，以在衬底100的单元区CR与选择区SR之间形成第二开口。通过第二开口注入第二杂质，以在衬底100的上部形成第二杂质区105。
[0119]可在第二绝缘隔层193上形成填充第二开口的第二导电层，并且可通过CMP工艺使第二导电层的上部平坦化，以形成第二插塞195。
[0120]可在第二绝缘隔层193和第二插塞195上形成第三导电层，并可对第三导电层图案化以形成位线197。例如，位线197可在第一方向上延伸。第二插塞195可电连接至位线197，并且可用作位线接触件。
[0121]第二绝缘隔层193可由与第一绝缘隔层190基本相同或相似的氧化硅形成。第一导电层至第三导电层可由金属、金属氮化物或金属硅化物通过例如溅射工艺或ALD工艺形成。
[0122]图8是示出多晶硅层和氧化硅层上的封盖层的沉积时间和沉积厚度之间的关系的示图。例如，图8是用于示出参考图4所描述的封盖层182和184的选择形成机理的示图。
[0123]参考图8，包括多晶硅(P-Si)的封盖层的沉积厚度可随着沉积时间的增加而增加。例如，封盖层在诸如浮置栅极125和控制栅极145之类的包括多晶硅的层或图案上的沉积可在第一时间Tl开始，然后沉积厚度可随时间增加而线性增加。封盖层在诸如电介质图案135和隧道绝缘图案115之类的绝缘层或绝缘图案(包括例如氧化硅(S1x))上的沉积可在第二时间T2开始，然后沉积厚度可随时间增加而线性增加。
[0124]因此，可以控制封盖层的沉积时间，使得封盖层182、184可以选择性地形成在含金属栅极165、缓冲图案155、控制栅极145和浮置栅极125的侧壁上，如图4所示。例如，可以将封盖层的沉积时间设置在第一时间Tl与第二时间T2之间，使得可以选择性地形成封盖层以具有小于图8的y轴中标示为“P”的厚度。沉积时间可限定为小于约第二时间T2，因此封盖层可不形成在栅极掩模175、电介质图案135和隧道绝缘图案115的侧壁上。因此，可以防止如果封盖层延伸到栅极掩模175、电介质图案135和隧道绝缘图案115上所引起的操作干扰。
[0125]图9是示出根据一些示例实施例的半导体器件2000的截面图。除了封盖层、控制栅极和浮置栅极的结构或形状之外，图9的半导体器件2000可具有与图1所示的半导体器件1000的元件和/或构造实质上相同或相似的元件和/或构造。因此，在此省略重复元件和结构的详细描述，并且相同的附图标记用于表示相同的元件。
[0126]参考图9，图1所示的第一封盖层182和浮置栅极125可包括例如实质上相同的多晶硅。因此，第一封盖层182和浮置栅极125可彼此充分合并为单个或单一元件。因此，图1的浮置栅极125可转变为具有增加的宽度或截面积的扩展浮置栅极127，如图9所示。扩展浮置栅极127在第一方向上的宽度可大于电介质图案135和隧道绝缘图案115的突出部115a在第一方向上的宽度。
[0127]图1的第二封盖层184可包括例如与控制栅极145的多晶硅实质上相同的多晶硅。因此，第二封盖层184与控制栅极145接触的一部分可与控制栅极145充分合并为单个或单一元件。因此，图1的控制栅极145可转变为在第一方向上具有增加的宽度或截面积的扩展控制栅极147。扩展控制栅极147在第一方向上的宽度可大于电介质图案135和栅极掩模175在第一方向上的宽度。此外，可以形成从扩展控制栅极147的侧部延伸并覆盖缓冲图案155和含金属栅极165的侧壁的第二封盖层184a。
[0128]图10是示出根据一些示例实施例的半导体器件3000的截面图。除了封盖层的结构或形状之外，图10的半导体器件3000可具有与图1所示的半导体器件1000的元件和/或构造实质上相同或相似的元件和/或构造。因此，在此省略重复元件和结构的详细描述，并且相同的附图标记用于表示相同的元件。
[0129]参考图10，第二封盖层185可包括覆盖含金属栅极165和缓冲图案155的侧壁的第一部分185a和覆盖控制栅极145的侧壁的第二部分185b。第一部分185a和第二部分185b可彼此充分合并为单个或单一元件。
[0130]在示例实施例中，可以在含金属栅极165和缓冲图案155上比在控制栅极145上以更大的亲和力形成第二封盖层185。因此，第一部分185a在第一方向上的厚度或宽度可大于第二部分185b在第一方向上的宽度。因此，可更加有效地阻挡金属成分从含金属栅极165和/或缓冲图案155扩散或迀移。
[0131]在一些实施例中，第二封盖层185的第二部分185b在第一方向上的厚度或宽度可以与第一封盖层182在第一方向上的厚度或宽度实质上相同。
[0132]图11是示出金属层、多晶硅层和氧化硅层上的封盖层的沉积时间和沉积厚度之间的关系的示图。例如，图11是用于示出参考图10所描述的第二封盖层185的形成机理的示图。
[0133]参考图11，包括例如多晶硅(P-Si)的封盖层的沉积厚度可随着沉积时间增加而增加。例如，封盖层在包括例如钨(W)在内的含金属栅极165和缓冲图案155上的沉积可在起始时间TO开始，然后沉积厚度可随时间增加而线性增加。
[0134]封盖层在包括多晶硅的浮置栅极125和控制栅极145上的沉积可在第一时间Tl开始，然后沉积厚度可随时间增加而线性增加。封盖层在诸如电介质图案135和隧道绝缘图案115之类的绝缘层或绝缘图案(包括例如氧化硅(S1x))上的沉积可在第二时间T2开始，然后沉积厚度可随时间增加而线性增加。
[0135]因此，可以控制封盖层的沉积时间，使得第二封盖层185可以划分为在第一方向上具有不同厚度的第一部分185a和第二部分185b，如图10所示。例如，可以将封盖层的沉积时间设置在第一时间Tl与第二时间T2之间。
[0136]在此情况下，第二封盖层185的第一部分185a可沉积为在第一方向上具有第一厚度Pl和第二厚度P2之间的厚度，第二部分185b可沉积为在第一方向上具有小于第一厚度Pl的厚度。第一封盖层182也可以沉积在浮置栅极125的侧壁上，以在第一方向上具有小于第一厚度Pl的厚度。如还参照图8所描述的那样，栅极掩模175、电介质图案135和隧道绝缘图案115的表面可实质上不沉积封盖层。
[0137]图12是示出根据一些示例实施例的半导体器件4000的截面图。除了另外的栅极间隔件之外，图12的半导体器件4000可具有与图1所示的半导体器件1000的元件和/或构造实质上相同或相似的元件和/或构造。因此，在此省略重复元件和结构的详细描述，并且相同的附图标记用于表示相同的元件。
[0138]参考图12，栅极间隔件205可形成在栅极结构1001和封盖层上。在示例实施例中，栅极间隔件205可形成在栅极掩模175、第二封盖层184、电介质图案135、第一封盖层182和隧道绝缘图案115的突出部的侧壁上。
[0139]在一些实施例中，单元区CR上的栅极间隔件205可沿着栅极结构1001和封盖层的在第一方向上面对的侧壁以及隧道绝缘图案115的凹陷部115b的表面连续且共形地形成。例如，单元区CR上的栅极间隔件205可具有基本在第二方向上延伸的沟渠形状。
[0140]栅极间隔件205可包括ALD氧化物、低温氧化物(LTO)或中温氧化物(MTO)，其具有改进的阶梯覆盖属性。可替换地，栅极间隔件205可包括氮化硅或氮氧化硅。
[0141]第一插塞220可在单元区CR和选择区SR之间穿过第一绝缘隔层210和隧道绝缘图案115以电连接至第一杂质区103。在一些实施例中，第一插塞220可接触栅极间隔件205。
[0142]第二插塞240可在单元区CR和选择区SR之间穿过第二绝缘隔层230、第一绝缘隔层210和隧道绝缘图案115以电连接至第二杂质区105。在一些实施例中，第二插塞240可接触栅极间隔件205。
[0143]电连接至第二插塞240位线250可设置在第二绝缘隔层230上。
[0144]图13至图17是示出根据一些示例实施例的制造半导体器件的方法的截面图。例如，图13至图17示出了制造图12的半导体器件4000的方法。
[0145]在此省略了与参照图2至图8示出的处理和材料实质上相同或相似的处理和材料的详细描述。
[0146]参考图13，可以执行与参照图2至图4示出的处理实质上相同或相似的处理。
[0147]因此，如图2和图3所示，可在衬底100上形成多个栅极结构1001，每个栅极结构1001包括隧道绝缘图案115、浮置栅极125、电介质图案135、控制栅极145、缓冲图案155、含金属栅极165和栅极掩模175。如图4所不，可在栅极结构的侧壁的一部分上形成封盖层182、184。第一封盖层182可形成在浮置栅极125的侧壁上，第二封盖层184可形成在控制栅极145、缓冲图案155和含金属栅极165的侧壁上。
[0148]参考图14，栅极间隔件层200可沿着栅极结构1001和封盖层182、184的表面形成。
[0149]栅极间隔件层200可在栅极结构1001和封盖层182、184的侧壁、栅极掩模175的顶表面以及在第一方向和第二方向上相邻的栅极结构1001之间的隧道绝缘图案115的表面上共形且连续地形成。
[0150]在示例实施例中，栅极间隔件层200可由具有改进的阶梯覆盖属性的绝缘材料形成，并且可以在低温下沉积。例如，栅极间隔件层200可由ALD氧化物、LTO或MTO形成。在一些实施例中，栅极间隔件层200可由氮化硅或氮氧化硅形成。
[0151]参考图15，可通过例如回蚀刻工艺部分地去除栅极间隔件层200，以形成栅极间隔件 205。
[0152]可通过回蚀刻工艺去除形成在栅极掩模175的顶表面上的一部分栅极间隔件层200。在一些实施例中，也可以去除形成在以相对较宽的距离间隔开的单元区CR和选择区SR之间的一部分栅极间隔件层200。
[0153]因此，可以在栅极掩模175、第二封盖层184、电介质图案135、第一封盖层182和隧道绝缘图案115的突出部的侧壁上形成栅极间隔件205。在一些实施例中，可以沿着栅极结构1001的在第一方向上面对的侧壁和单元区CR上的隧道绝缘图案115的凹陷部115b的表面连续地形成栅极间隔件205。
[0154]在一些实施例中，可通过单元区CR与选择区SR之间的相邻栅极间隔件205暴露出隧道绝缘图案115。
[0155]参考图16，可在衬底100上形成覆盖栅极结构1001的第一绝缘隔层210。例如，第一绝缘隔层210可由基于PEOX的氧化物、基于TEOS的氧化物或基于硅酸盐玻璃的氧化物通过CVD工艺形成。
[0156]可以对单元区CR和选择区SR(例如，图16中的右侧SR区域)之间的第一绝缘隔层210和隧道绝缘图案115的一部分进行蚀刻，以形成第一开口 215。可以通过第一开口 215注入第一杂质，以在衬底100的顶部形成第一杂质区103。
[0157]在一些实施例中，第一开口 215可与栅极掩模175和栅极间隔件205自对准。
[0158]参考图17，可以在第一开口 215上形成电连接至第一杂质区103的第一插塞220。可以在第一绝缘隔层210和第一插塞220上形成第二绝缘隔层230。
[0159 ] 可以对单元区CR和选择区SR (例如，图17中示出的左侧SR区域)之间的第二绝缘隔层230、第一绝缘隔层210和隧道绝缘图案115的一部分进行蚀刻，以形成第二开口 235。可以通过第二开口235注入第二杂质，以在衬底100的顶部形成第二杂质区105。
[0160]在一些实施例中，第二开口 235可与栅极掩模175和/或栅极间隔件205自对准。
[0161]还如图18所示出的那样，可在第二开口235中形成电连接至第二杂质区105的第二插塞240。还可在第二绝缘隔层230上形成电连接至第二插塞240的位线250。相应地，可制造出图12的半导体器件4000。
[0162]根据上述示例实施例，栅极间隔件205可覆盖封盖层184和182。因此，可防止封盖层184和182被随后的蚀刻和沉积工艺损坏或氧化。
[0163]图18是示出根据一些示例实施例的半导体器件5000的截面图。除了另外的气隙之夕卜，图18的半导体器件5000可具有与图12所示的半导体器件4000的元件和/或构造实质上相同或相似的元件和/或构造。因此，在此省略重复元件和结构的详细描述，并且相同的附图标记用于表示相同的元件。
[0164]参考图18，可在形成在单元区CR上的栅极结构1001之间的第一绝缘隔层210的部分中形成气隙212。
[0165]在示例实施例中，与相邻的栅极掩模175之间的距离相比，相邻的栅极结构1001之间的距离会被第二封盖层184和栅极间隔件205缩小。因此，第一绝缘隔层210可悬于彼此邻近的相邻含金属栅极165之间，以形成气隙212。在一些实施例中，气隙212可包括彼此邻近的第二封盖层184之间的空间，并且可以延伸至彼此邻近的第一封盖层182之间的空间。
[0166]根据上述示例实施例，可通过气隙212减少相邻存储器单元之间的寄生电容和/或干扰。
[0167]图19是示出根据一些示例实施例的半导体器件6000的截面图。例如，图19示出了平面电荷俘获型闪存器件。
[0168]除了栅极结构和封盖层的结构或形状之外，图19的半导体器件6000可具有与图1所示的半导体器件1000的元件和/或构造实质上相同或相似的元件和/或构造。因此，在此省略重复元件和结构的详细描述，并且相同的附图标记用于表示相同的元件。
[0169]参考图19，栅极结构1001可包括在第三方向上顺序地堆叠在衬底100上的隧道绝缘图案115、电荷俘获图案128、阻挡图案138、栅电极148和栅极掩模178。
[0170]隧道绝缘图案115可包括与图1所示的隧道绝缘图案的结构和材料实质上相同或相似的结构和材料。
[0171]电荷俘获图案128可包括氮化物，诸如氮化硅。阻挡图案138可包括氧化硅或高k金属氧化物，诸如氧化铪、氧化锆、氧化铝、氧化钽或氧化钛。栅电极148可包括导电材料，诸如掺杂多晶硅、金属、金属氮化物或金属硅化物。栅极掩模178可包括氮化硅或氮氧化硅。
[0172]在示例实施例中，封盖层186可形成在栅电极148的侧壁上。
[0173]例如，可在第三方向上顺序地在衬底100上形成隧道绝缘层、电荷俘获层、阻挡层、栅电极层和栅极掩模层，然后如图3所示的那样部分地进行蚀刻，以形成多个栅极结构10lo
[0174]如参照图4所描述的那样，可引入硅基材料以在栅电极148的侧壁上选择性地形成封盖层186。如参照图8和图11所描述的那样，硅基材料相对于金属或多晶硅可具有更大的亲和力。因此，可控制沉积时间，使得封盖层186可仅基本形成在栅电极148的侧壁上。
[0175]因此，可阻止金属从栅电极148迀移，并且可获得额外的单元面积。
[0176]图20是示出根据示例实施例的半导体器件7000的截面图。图21是示出根据一些示例实施例的半导体器件8000的截面图。例如，图20和图21分别示出了包括沟道的竖直存储器件，所述沟道可从衬底的顶表面竖直突出。
[0177]在图20和图21中，将对于衬底顶表面基本竖直的方向称作第一方向，并且将基本平行于衬底顶表面并且彼此交叉的两个方向称作第二方向和第三方向。例如，第二方向和第三方向基本彼此正交。第一方向基本垂直于第二方向和第三方向。另外，有箭头表示的方向及其相反方向看作是相同的方向。方向的上述定义在图22至图38中是相同的。
[0178]参考图20，半导体器件7000可包括:在第一方向上从衬底300的顶表面延伸的多个沟道330;以及围绕沟道并且基本在例如第三方向上延伸的栅线370和绝缘隔层图案306。
[0179]衬底300可包括半导体材料，例如，硅和/或锗。在一些实施例中，衬底300可包括单晶硅。例如，衬底300可用作半导体器件的P型阱。
[0180]沟道330可接触衬底300的顶表面300a，并且可具有基本上空心的圆柱形或杯形。沟道330可包括多晶硅或单晶硅，并且可在其一部分中包括P型杂质，诸如硼(B)。
[0181]第一填充图案335可填充沟道330的内部空间，并且可具有基本上实心的圆柱形或柱形。第一填充图案335可包括绝缘材料，诸如氧化硅。在实施例中，沟道330可具有柱形或实心的圆柱形，并且可省略第一填充图案335。
[0182]可在沟道330的外侧壁上形成电介质层结构320。电介质层结构320可具有围绕沟道330的外侧壁的基本上的杆形。
[0183]电介质层结构320可包括从沟道330的外侧壁顺序向外堆叠的隧道绝缘层(未示出)、电荷俘获层(未示出)和阻挡层(未示出)。阻挡层可包括氧化硅或金属氧化物，诸如氧化铪或氧化铝。电荷俘获层可包括诸如氮化硅的氮化物或金属氧化物，隧道绝缘层可包括氧化物，诸如氧化硅。例如，电介质层结构320可具有ONO层结构。
[0184]在实施例中，还可在衬底300的顶表面300a与沟道330的底面之间布置半导体图案(未示出)。在此情况下，沟道330可布置在半导体图案的顶表面上，并且电介质层结构320可设置在半导体图案的顶表面的外围部分上。半导体图案可包括，例如，单晶硅或多晶硅。
[0185]衬垫340可形成在电介质层结构320、沟道330和第一填充图案335上。例如，电介质层结构320、沟道330和第一填充图案335的上部可被衬垫340封盖。衬垫340可包括多晶硅或单晶硅，并且可以可选地掺杂有η型杂质，诸如磷(P)或砷(As)。
[0186]可沿着第三方向排列多个衬垫340，从而限定衬垫行，并且可在第二方向上排列多个衬垫行。包括电介质层结构320、沟道330和第一填充图案335的竖直沟道结构也可排列为对应于衬垫340的排列。例如，可沿着第三方向排列多个竖直沟道结构以形成沟道行，并可在第二方向上排列多个沟道行。
[0187]多个栅线370(例如，370a至370f)可形成在电介质层结构320的外侧壁上，并且可在第一方向上彼此分离。在示例实施例中，每个栅线370可部分围绕包括在多个沟道行中的沟道330，并且可基本在第三方向上延伸。
[0188]在一些实施例中，每个栅线370可围绕四个沟道行。在此情况下，可由四个沟道行以及围绕四个沟道行的栅线370定义栅线结构。可基本沿着第二方向布置多个栅线结构。
[0189]例如，最下面的栅线370a可用作地选择线(GSL)，最上面的栅线370f可用作串选择线(SSL) XSL与SSl之间的栅线370b至370e可用作字线。
[0190]在此情况下，GSL、字线和SSL可分别形成在单个层、四个层和单个层。然而，形成GSL、字线和SSL的层的数量不特别限定。在一些实施例中，字线可形成在两个层、八个层或至少16个层(例如，“2Xn”个层，η是等于或大于8的整数)。可基于电路设计和/或竖直存储器件的集成度来确定栅线370的堆叠数量。
[0191]在半导体图案形成在沟道330与衬底300之间的情况下，GSL370a可围绕半导体图案的外侧壁。还可在GSL 370a与半导体图案的外侧壁之间形成栅极绝缘层(未示出)。
[0192]可在第一方向上重复并交替地堆叠栅线370和绝缘隔层图案306(例如，306a至306g)。可通过绝缘隔层图案306与相邻栅线370之间的空间在第一方向上定义间隙360。
[0193]在一些实施例中，还可在每个间隙360的内壁上形成势皇图案367。例如，势皇图案367可形成在定义了间隙360的绝缘隔层图案306的顶表面和底表面上，并且可形成在电介质层结构320的外侧壁上。栅线370可接触势皇图案367的内壁。也就是说，触势皇图案367可形成在栅线370与相邻的绝缘隔层图案306之间。
[0194]栅线370可包括金属，诸如胃、01)1、1^3&等。势皇图案367可包括金属氮化物，诸如氮化钛或氮化钽。
[0195]绝缘隔层图案306可包括基于氧化物的材料，例如，二氧化硅(S12)、碳氧化硅(S1C)或氟氧化硅(S1F)。包括在一个栅线结构中的栅线370可通过绝缘隔层图案306彼此绝缘。
[0196]在一些实施例中，绝缘隔层图案306和栅线370可沿着第一方向以金字塔形或阶梯形堆叠。在此情况下，每层的栅线370和绝缘隔层图案306可包括在第三方向上延伸的阶梯部分。
[0197]第二填充图案380在第二方向上插入在相邻的栅线结构之间。例如，第二填充图案380可在第一方向上形成在可通过栅线结构形成的开口 350中，并且可基本在第三方向上延伸。因此，可通过相邻的第二填充图案380定义栅线结构，并且第二填充图案380可用作栅线切割图案。第二填充图案380可包括绝缘材料，诸如氧化硅。
[0198]在示例实施例中，封盖层375可形成在通过开口 350暴露的栅线370和势皇图案367的侧壁上。封盖层375可基本不形成在绝缘隔层图案306的侧壁上，并且可选择性地形成在每层的栅线370和势皇图案367的侧壁上。封盖层375可突出到开口 350中，并因此可插入或嵌入在第二填充图案380中。
[0199]杂质区303可形成在第二填充图案380之下的衬底300的顶部。杂质区303可基本在第三方向上延伸，并且可用作半导体器件的CSL。杂质区303可包括η型杂质，诸如P或As。可在杂质区303上进一步形成金属硅化物图案(未示出)，诸如硅化钴图案或硅化镍图案。
[0200]可在最上面的绝缘隔层图案306g、衬垫340和第二填充图案380上形成上部绝缘层385 ο上部绝缘层385可包括绝缘材料，诸如氧化娃。
[0201]在例如第二方向上延伸的位线395可以设置在上部绝缘层385上。位线395可经由穿过上部绝缘层385形成的位线接触件390电连接至多个衬垫340。可沿着第三方向布置多个位线395。在一些实施例中，位线395和位线接触件390可在至少两个层在第一方向上堆置。
[0202]参考图21，封盖层377可在栅线371和绝缘隔层图案306之间的间隙360中延伸。在此情况下，栅线371和势皇图案369可部分填充间隙360，并且封盖层377可填充间隙360的剩余部分。在一些实施例中，封盖层377可突出到开口350中，并可插入或嵌入在第二填充图案380 中。
[0203]图22至图34是示出根据示例实施例的制造半导体器件的方法的截面图和俯视图。具体地，图23A和图29B是示出通过该方法制造的半导体器件的俯视图。图22、图23B、图24至图28、图29B和图30至图34是沿着图23A和图29B中标出的线1-Γ截取的截面图。
[0204]例如，图22至图34示出了制造图20的竖直存储器件7000的方法。
[0205]参考图22，绝缘隔层302(例如，302a至302g)和牺牲层304(例如，304a至304f)可在第一方向上交替且重复地形成在衬底300上，以形成模制结构305。
[0206]在示例实施例中，绝缘隔层302可由基于氧化物的材料形成，例如，二氧化硅、碳氧化硅和/或氟氧化硅。牺牲层304可由相对于绝缘隔层302具有蚀刻选择性并且可容易地通过湿法蚀刻工艺去除的材料形成。例如，牺牲层304可由基于氮化物的材料形成，例如，氮化硅和/或含硼氮化硅。
[0207]可通过例如CVD工艺、PECVD工艺、ALD工艺等形成绝缘隔层302和牺牲层304。最下面的绝缘隔层302a可通过热氧化工艺形成在衬底300的顶表面300a上。
[0208]可在随后的处理中去除牺牲层304，以提供用于GSL、字线和SSL的空间。因此，可基于GSL、字线和SSL的数量来确定绝缘隔层302和牺牲层304的数量。
[0209]例如，GSL和SSL中的每一个可在单个层形成，字线可在四个层形成。在此情况下，牺牲层304和绝缘隔层302可分别在六个层和七个层形成。
[0210]在一些实施例中，可以阶梯的方式蚀刻模制结构305的侧部，以形成在第三方向上延伸的阶梯或台阶。
[0211]参考图23A和图23B，可穿过模制结构305形成沟道孔310。可通过沟道孔310暴露衬底300的顶表面300a。
[0212]在示例实施例中，可在最上面的绝缘隔层302g上形成硬掩模(未示出)。可通过执行例如干法蚀刻工艺部分地蚀刻绝缘隔层302和牺牲层304。硬掩模可用作蚀刻掩模，以形成沟道孔310。沟道孔310的侧壁可相对于衬底300的顶表面300a基本竖直。然而，沟道孔310的侧壁可由于干法蚀刻工艺的特性而逐渐收缩。
[0213]硬掩模可由基于硅的或基于碳的旋涂硬掩模(SOH)材料和/或光致抗蚀剂材料形成。在形成沟道孔310之后，可通过灰化工艺和/或剥离工艺去除硬掩模。
[0214]如图23A所示，可沿着第三方向形成多个沟道孔310，以形成沟道孔行。可沿着第二方向形成多个沟道孔行。
[0215]可将沟道孔行布置为，以折线排列的方式形成沟道孔310，如图23A所示。因此，可增加衬底300的单位面积内的沟道孔310密度。
[0216]预定数量的沟道孔行可定义沟道孔组。例如，图23A中所示的四个沟道孔行可定义一个沟道孔组。此外，可沿着第二方向形成多个沟道孔组。
[0217]参考图24，可沿着沟道孔310的侧壁和底面以及最上面的绝缘隔层302g形成电介质层315。
[0218]在一些实施例中，可顺序地形成阻挡层(未示出)、电荷俘获层(未示出)和隧道绝缘层(未示出)以获得电介质层315。例如，可使用氧化物(例如，氧化硅)形成阻挡层，可使用氮化硅或金属氧化物形成电荷俘获层，可使用氧化物(例如，氧化硅)形成隧道绝缘层。电介质层315可形成为ONO层结构。可通过CVD工艺、PECVD工艺、ALD工艺等形成阻挡层、电荷俘获层和隧道绝缘层。
[0219]参考图25，可部分去除电介质层315，以形成电介质层结构320。
[0220]例如，可通过回蚀刻工艺去除电介质层315的上部和下部。在示例实施例中，可基本去除形成在最上面的绝缘隔层302g和衬底300的顶表面上的那些部分电介质层315，以形成电介质层结构320。
[0221]可在每个沟道孔310中形成电介质层结构320。例如，电介质层结构320可形成在沟道孔310的侧壁上，并可具有基本上的杆形。在形成电介质层结构320之后，衬底300的顶表面可再次暴露。
[0222]参考图26，可在最上面的绝缘隔层302g和电介质层结构320的表面和通过沟道孔310暴露的衬底300的顶表面上形成沟道层325，然后可在沟道层325上形成第一填充层327，以充分填充沟道孔310的剩余部分。
[0223]在示例实施例中，可使用选择地掺杂有杂质的多晶硅或非晶硅形成沟道层325。在实施例中，可在沟道层325上进一步执行热处理或激光束照射。在此情况下，沟道层325可包括单晶硅，并且可修复沟道层325中的缺陷。
[0224]可使用绝缘材料(例如，氧化硅或氮化硅)形成第一填充层327。可通过CVD工艺、PECVD工艺和ALD工艺等形成沟道层325和第一填充层327。
[0225]在实施例中，沟道层325可充分填充沟道孔310。在此情况下，可省略第一填充层327的形成。
[0226]参考图27，可通过CMP工艺和/或回蚀刻工艺对第一填充层327和沟道层325的上部进行平面化，直至暴露出最上面的绝缘隔层302g为止。因此，可形成从电介质层结构320的侧壁顺序堆叠的沟道330和第一填充图案335，以填充沟道孔310。
[0227]沟道330可具有基本上的杯形，并且可与通过沟道孔310暴露的衬底300的顶表面接触。第一填充图案335可具有基本上的柱形或实心的圆柱形。在实施例中，如果沟道层325完全填充沟道孔310，则可省略第一填充图案335，并且沟道330可具有柱形或实心的圆柱形。
[0228]可在每个沟道孔310中形成沟道330，因此可形成可匹敌沟道孔行的沟道行。例如，四个沟道行可定义一个沟道组。
[0229]在一些实施例中，在形成电介质层结构320和沟道330之前，还可在沟道孔310的下部形成半导体图案。可使用通过沟道孔310暴露的衬底300的顶表面作为种子，通过选择外延生长(SEG)工艺形成半导体图案。半导体图案可包括多晶硅或单晶硅。
[0230]参考图28，可形成封盖沟道孔310的上部的衬垫340。
[0231]例如，可通过例如回蚀刻工艺部分去除电介质层结构320、沟道330和第一填充图案335的上部，以形成凹陷337。凹陷337的底部可位于最上面的牺牲层304f的顶表面上方。
[0232]可在电介质层结构320、沟道330和第一填充图案335上形成衬垫层，以充分填充凹陷337。可通过例如CMP工艺对衬垫层的上部进行平面化，直至暴露出最上面的绝缘隔层302g的顶表面为止，以形成衬垫340。在示例实施例中，可使用选择性地掺杂有η型杂质的多晶硅形成衬垫层。在实施例中，可形成包括非晶硅的初始衬垫层，然后在其上执行结晶化工艺，以形成衬垫层。
[0233]参考图29A和图29B，可部分蚀刻模制结构305，以形成开口 350。
[0234]例如，在最上面的绝缘隔层302g上形成覆盖衬垫340并部分地暴露出一些沟道行之间的最上面的绝缘隔层302g的硬掩模(未示出)。可通过例如利用硬掩模作为蚀刻掩模的干法蚀刻对绝缘隔层302和牺牲层304部分地进行蚀刻，以形成开口 350。可使用光致抗蚀剂材料或SOH材料形成硬掩模。在形成开口 350之后，可通过灰化工艺和/或剥离工艺去除硬掩模。
[0235]开口350可在第一方向上延伸穿过模制结构305，使得衬底300的顶表面可暴露出来。开口 350可基本在第三方向上延伸，可沿着第二方向形成多个开口 350。
[0236]开口350可用作栅线切割区。可通过在第二方向上相邻的开口 350定义沟道组。在实施例中，开口 350之间的四个沟道行可定义沟道组。
[0237]在形成开口350之后，绝缘隔层302和牺牲层304可改变为绝缘隔层图案306(例如，306a至306g)和牺牲图案308(例如，308a至308f)。在每层的绝缘隔层图案306和牺牲图案308可具有围绕沟道组并在第三方向上延伸的板形。
[0238]参考图30，可去除通过开口350暴露其侧壁的牺牲图案308。在示例实施例中，可通过使用例如磷酸和/或硫酸作为蚀刻溶液的湿法蚀刻工艺去除牺牲图案308。
[0239]可通过去除牺牲图案308的空间限定间隙360。可沿着第一方向在邻近的绝缘隔层图案306之间形成多个间隙360。电介质层结构320的外侧壁可通过间隙360部分地暴露出来。
[0240]参考图31，可沿着电介质层结构320的暴露外侧壁、间隙360的内壁、绝缘隔层图案306的表面以及衬垫340和衬底300的顶表面形成势皇层363。可在势皇层363上形成栅电极层365 ο在示例实施例中，栅电极层365可充分填充间隙360，并可至少部分填充开口 350。
[0241]在示例实施例中，势皇层363可由金属氮化物形成，诸如氮化钛、氮化钽或氮化钨。栅电极层365可由金属形成，诸如T1、Ta、W、Al或Cu。
[0242]可通过溅射工艺、ALD工艺、CVD工艺或PVD工艺形成势皇层363和栅电极层365。
[0243]参考图32，可部分蚀刻势皇层363和栅电极层365，以在每个层的间隙360中形成势皇图案367和栅线370。栅线370可围绕包括在沟道组中的沟道330，并可具有在第三方向上延伸的板形。
[0244]在示例实施例中，可通过CMP工艺对势皇层363和栅电极层365的上部进行平面化，直至可暴露出最上面的绝缘隔层图案306g为止。衬垫340的顶表面可再次暴露出来。可通过使用例如包含过氧化氢的溶液的湿法蚀刻工艺对形成在开口 350中的势皇层363和栅电极层365的部分进行蚀刻，以获得填充间隙360的势皇图案367和栅线370。势皇图案367可沿着间隙360的内壁形成，栅线370可形成在势皇图案367上，以填充间隙360。
[0245]栅线370可包括在第一方向上顺序堆叠并彼此分离的GSL、字线和SSL。例如，最下面的栅线370a可用作GSL ASL上的栅线370b至370e可用作字线。字线上的最上面的栅线370f可用作SSL。
[0246]位于每层的栅线370可可围绕包括预定数量的沟道行(例如，四个沟道行)的沟道组。因此，可通过在第一方向上堆叠、围绕预定数量的沟道行并在第三方向上延伸的栅线370定义栅线结构。
[0247]参考图33，可执行与参照图4示出的工艺实质上相同或相似的工艺。
[0248]因此，可在通过开口350暴露的每层栅线370和势皇图案367的侧壁上形成封盖层375。如参照图11描述的那样，可沉积硅基材料(诸如多晶硅)，其中，硅基材料在含金属材料上比在绝缘材料(诸如氧化硅)上具有更大的亲和力和更短的沉积初始时间。因此，可将沉积时间控制在预定范围内，使得封盖层375基本上仅形成在栅线370和势皇图案367的侧壁上。
[0249]在示例实施例中，如图33所示，栅线370、势皇图案367和绝缘隔层图案306的侧壁可在基本上相同的竖直平面上延伸。封盖层375可从栅线370和势皇图案367的侧壁突出到开口 350中。
[0250]参考图34，可在通过开口 350暴露的衬底300的上部形成杂质区303，并且可在开口350中形成第二填充图案380。
[0251]例如，可通过开口 350注入η型杂质(诸如P或As)，以形成杂质区303。杂质区303可用作在第三方向上延伸的CSL。在实施例中，还可在杂质区303上形成金属硅化物(未示出)，包括例如硅化镍或硅化钴，以减小CSL的电阻。
[0252]可在杂质区303、最上面的绝缘隔层图案306g和衬垫340上形成充分填充开口 350的第二填充层。可通过CMP工艺和/或回蚀刻工艺对第二填充层的上部进行平面化，直至暴露出最上面的绝缘隔层图案306g为止，以形成第二填充图案380。第二填充层可由例如氧化硅形成。在一些实施例中，还可以形成延伸穿过第二填充图案380并电连接至杂质区303的CSL接触件。
[0253]在示例实施例中，在执行用于形成第二填充图案380或CSL接触件的高温沉积工艺和蚀刻工艺时所引起的金属成分从栅线370和/或势皇图案367分离和迀移可被封盖层375阻挡。因此，可以防止包括在竖直存储器件中的相邻存储器单元和/或串之间的操作失效。
[0254]再次参考图34，可在最上面的绝缘隔层图案306g、第二填充图案380和衬垫340上形成上部绝缘层385。上部绝缘层385可由绝缘材料(诸如氧化硅)通过CVD工艺或旋涂工艺形成。
[0255]可穿过上部绝缘层385形成位线接触件390，以电连接至衬垫340。可在上部绝缘层385上形成电连接至位线接触件390的位线395。位线接触件390和位线395可由金属、金属氮化物或掺杂多晶硅通过PVD工艺、ALD工艺或溅射工艺形成。
[0256]可形成多个位线接触件390，使得可形成可与衬垫340的排列相匹敌的位线接触件阵列。位线395可在例如第二方向上延伸，并且可经由位线接触件390电连接至多个衬垫340 ο可沿着第三方向形成多个位线395。
[0257]图35至图38是示出根据一些示例实施例的制造半导体器件的方法的截面图。例如，图35至图38示出了制造图21的竖直存储器件8000的方法。在此省略了与参照图22至图34示出的处理和材料实质上相同或相似的处理和材料的详细描述。
[0258]参考图35，可执行与参照图22至图31示出的处理实质上相同或相似的处理。
[0259]因此，可在衬底上形成模制结构，并且可穿过模制结构形成多个沟道330。可在每个沟道330的外侧壁上形成电介质层结构320，并且可在每个沟道330中形成第一填充图案335。可穿过模制结构形成在第三方向上延伸的开口 350，并且可去除通过开口 350暴露的牺牲图案，以形成间隙。可沿着间隙的内壁和绝缘隔层图案306的表面形成势皇层363，并且可在势皇层363上形成填充间隙的栅电极层365。
[0260]参考图36，可部分蚀刻势皇层363和栅电极层365，以在每层的间隙中形成势皇图案369和栅线371。
[0261]在示例实施例中，可在蚀刻工艺中控制蚀刻溶液的量或蚀刻时间，使得可部分去除形成在间隙中的势皇层363和栅电极层365。因此，势皇图案369和栅线371可部分填充每层的间隙，并且间隙中没有被势皇图案369和栅线371填充的剩余部分可定义为凹陷372。通过形成凹陷372可确保不同层的栅线371之间的绝缘。
[0262]参考图37，可执行与参照图33示出的处理实质上相同或相似的处理，以在势皇图案369和栅线371的侧壁上形成封盖层377。
[0263]封盖层377可与势皇图案369和栅线371基本上自对准以填充凹陷372。凹陷372可实质上用作用于形成封盖层377的硅基材料的导向结构。封盖层377可充分填充凹陷372，并可突出到开口 350中。
[0264]在示例实施例中，通过形成凹陷372会在第二方向上减小栅线371的宽度。然而，减小的单元面积可由封盖层377补偿。此外，封盖层377可与凹陷372自对准，因此可确保封盖层377沿着第一方向的分离。
[0265]参考图38，可执行与参照图34示出的处理实质上相同或相似的处理。
[0266]例如，可通过开口 350在衬底300的上部形成杂质区303，并且可在杂质区303上形成填充开口 350的第二填充图案380。
[0267]可在最上面的绝缘隔层图案306g、第二填充图案380和衬垫340上形成上部绝缘层385。可在上部绝缘层385上形成经由位线接触件390电连接至衬垫340的位线395。因此，可获得图21的竖直存储器件。
[0268]在示例实施例中，竖直存储器件可实现为包括三维(3D)存储器阵列。可在衬底(例如，诸如硅的半导体衬底或绝缘体上半导体衬底)上单片集成地形成3D存储器阵列。3D存储器阵列可包括两个或更多个存储器单元的物理层级以及与这些存储器单元的操作相关的电路(无论这种相关电路在衬底之上还是在衬底之中)，存储器单元具有设置在衬底之上的有源区。阵列的每个层级的层可直接布置在阵列的每个下面层级的层上。
[0269]在示例实施例中，3D存储器阵列可包括竖直地取向的竖直NAND串，使得至少一个存储器单元位于另一个存储器单元之上。至少一个存储器单元可包括电荷俘获层。每个竖直NAND串还可包括位于各存储器单元之上的至少一个选择晶体管。所述至少一个选择晶体管可具有与存储器单元相同的结构，并且可与各存储器单元一起单片集成地形成。
[0270]在此以引用的方式并入其全部内容的下列专利文献描述了三维存储器阵列的适当配置，其中，三维存储器阵列配置为多个层，在各层之间共享字线和/或位线:美国专利Νο.7 ,679，133、Νο.8，553,466、Νο.8，654，587、Νο.8,559,235以及美国专利公开N0.2011/0233648。
[0271]根据本文公开的主题的示例实施例，可使用例如硅基材料在平面型或竖直型闪存器件中的含金属栅极的侧壁上形成封盖层。封盖层可用作阻止金属成分从含金属栅极迀移或扩散的势皇。此外，浮置栅极和/或控制栅极的宽度可由封盖层扩展，因此可获得另外的单元面积。
[0272]根据示例实施例，半导体器件可包括衬底、隧道绝缘图案、电荷存储图案、电介质图案、控制栅极图案和含金属栅极图案。可在衬底上形成隧道绝缘图案。可在隧道绝缘图案上形成电荷存储图案，其中，电荷存储图案可包括在基本垂直于第二方向的第一方向上的宽度，并且其中，第二方向可以是电荷存储图案离开衬底的方向。可在电荷存储图案上形成电介质图案，其中，电介质图案可包括在第一方向上的宽度，并且其中，电介质图案的宽度可小于电荷存储图案的宽度。可在电介质图案上形成控制栅极，其中，控制栅极可包括在第一方向上的宽度，并且其中，控制栅极的宽度可大于电介质图案的宽度。可在控制栅极上形成含金属栅极。
[0273]在示例实施例中，含金属栅极可包括侧壁，并且其中，半导体器件还可包括含金属栅极的侧壁上的封盖层。封盖层可包括多晶硅或非晶硅。电荷存储图案和控制栅极可包括多晶娃。
[0274]在示例实施例中，封盖层可在第一方向上从控制栅极延伸。
[0275]在示例实施例中，半导体器件还可包括含金属栅极上的栅极掩模，并且其中，封盖层可在第二方向上从控制栅极的侧壁延伸至含金属栅极的侧壁。
[0276]在示例实施例中，半导体器件还可包括含金属栅极与控制栅极之间的缓冲图案，缓冲图案包括侧壁，其中，封盖层可覆盖含金属栅极的侧壁和缓冲图案的侧壁。缓冲图案可包括金属氮化物。
[0277]在示例实施例中，封盖层可包括在第一方向上的宽度，并且含金属栅极可包括在第一方向上的宽度，其中，封盖层的宽度和含金属栅极的宽度的和可大于控制栅极的宽度。
[0278]在示例实施例中，封盖层可包括在第一方向上的宽度，并且含金属栅极可包括在第一方向上的宽度，其中，封盖层的宽度和含金属栅极的宽度的和可与控制栅极的宽度实质上相同。
[0279]在示例实施例中，栅极结构可包括侧壁，并且半导体器件还可包括覆盖栅极结构的侧壁的栅极间隔件以及覆盖栅极间隔件的绝缘隔层。
[0280]在示例实施例中，半导体器件还可包括布置在衬底上的至少一个栅极结构，其中，所述至少一个栅极结构可包括隧道绝缘图案、电荷存储图案、电介质图案、控制栅极和含金属栅极。隧道绝缘图案可包括突出部，电极结构的电荷存储图案设置在所述突出部上，其中，突出部可包括在第一方向上的宽度，并且其中，突出部的宽度可小于电荷存储图案的宽度。
[0281]在示例实施例中，半导体器件还可包括:至少两个栅极结构，其中，每个栅极结构可包括侧壁;覆盖所述至少两个栅极结构的侧壁的栅极间隔件；以及覆盖栅极间隔件的绝缘隔层。所述绝缘隔层在所述至少两个栅极结构之间的部分可在其中包括气隙。
[0282]在示例实施例中，半导体器件还可包括所述至少两个栅极结构中的至少之一的含金属栅极的侧壁上的封盖层，其中，栅极间隔件覆盖所述至少两个栅极结构中的所述至少之一的封盖层的侧壁。电荷存储图案可包括浮置栅极。
[0283]根据示例实施例，提供了形成半导体器件的方法。在所述方法中，在衬底上形成隧道绝缘图案。在隧道绝缘图案上形成电荷存储图案，其中，电荷存储图案可包括在基本垂直于第二方向的第一方向上的宽度，并且其中，第二方向可以是电荷存储图案离开衬底的方向。在电荷存储图案上形成电介质图案，其中，电介质图案可包括在第一方向上的宽度，其中，电介质图案的宽度可小于电荷存储图案的宽度。在电介质图案上形成控制栅极，其中，控制栅极可包括在第一方向上的宽度，并且其中，控制栅极的宽度可大于电介质图案的宽度。在控制栅极上形成含金属栅极。
[0284]上述内容是示例实施例的说明，并且不应解释为对其进行限制。虽然已描述了一些示例实施例，但是本领域技术人员应当清楚的是，在不本质上脱离本文公开的主题的新颖性指教和优点的情况下，可对示例实施例进行多种修改。因此，所有这些修改都旨在包括在权利要求所限定的主题的范围之内。在权利要求书中，“装置+功能”的表述旨在涵盖本文描述的能够执行所述功能的结构，不仅包括结构等效物还包括等效结构。因此，应当理解的是，上述内容是各种示例实施例的说明，而不应解释为限定于所公开的特定示例实施例，并对于公开的示例实施例的修改以及其他示例实施例都旨在包括在所附权利要求的范围之内。
【主权项】
1.一种半导体器件，包括: 衬底； 衬底上的隧道绝缘图案； 隧道绝缘图案上的电荷存储图案，所述电荷存储图案在一个方向上具有宽度，所述一个方向实质上垂直于电荷存储图案离开衬底的方向； 电荷存储图案上的电介质图案，所述电介质图案在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度，电介质图案的宽度小于电荷存储图案的宽度； 电介质图案上的控制栅极，所述控制栅极在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度，控制栅极的宽度大于电介质图案的宽度；以及控制栅极上的含金属栅极。2.根据权利要求1所述的半导体器件，还包括含金属栅极的侧壁上的封盖层。3.根据权利要求2所述的半导体器件，其中，封盖层包括多晶硅或非晶硅。4.根据权利要求3所述的半导体器件，其中，电荷存储图案和控制栅极包括多晶硅。5.根据权利要求4所述的半导体器件，其中，封盖层进一步从控制栅极的侧壁延伸。6.根据权利要求5所述的半导体器件，还包括含金属栅极上的栅极掩模， 其中，封盖层从控制栅极的侧壁延伸至含金属栅极的侧壁。7.根据权利要求2所述的半导体器件，还包括含金属栅极与控制栅极之间的缓冲图案， 其中，封盖层覆盖含金属栅极和缓冲图案的侧壁。8.根据权利要求7所述的半导体器件，其中，缓冲图案包括金属氮化物。9.根据权利要求2所述的半导体器件，其中，封盖层在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度，并且含金属栅极在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度，并且 其中，封盖层的宽度和含金属栅极的宽度的和大于控制栅极的宽度。10.根据权利要求2所述的半导体器件，其中，封盖层在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度，并且含金属栅极在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度，并且 其中，封盖层的宽度和含金属栅极的宽度的和与控制栅极的宽度实质上相同。11.根据权利要求1所述的半导体器件，其中，在衬底上布置多个栅极结构，每一个栅极结构包括隧道绝缘图案、电荷存储图案、电介质图案、控制栅极和含金属栅极。12.根据权利要求11所述的半导体器件，其中，隧道绝缘图案包括突出部，电荷存储图案设置在所述突出部上，并且 其中，为所述多个栅极结构公共地提供隧道绝缘图案。13.根据权利要求12所述的半导体器件，其中，每个突出部在实质上垂直于电荷存储图案离开衬底的方向的所述一个方向上具有宽度，并且 其中，每个突出部的宽度小于电荷存储图案的宽度。14.根据权利要求11所述的半导体器件，还包括: 栅极间隔件，其覆盖每个栅极结构的侧壁；以及 绝缘隔层，其覆盖栅极间隔件和所述多个栅极结构。15.根据权利要求14所述的半导体器件，其中，在绝缘隔层的位于所述多个栅极结构的相邻栅极结构之间的部分中包括气隙。16.根据权利要求15所述的半导体器件，还包括含金属栅极的侧壁上的封盖层， 其中，栅极间隔件还覆盖封盖层的侧壁。17.根据权利要求1所述的半导体器件，电荷存储图案包括浮置栅极。18.—种半导体器件，包括: 衬底，其包括顶表面； 沟道，其在竖直方向上从衬底的顶表面延伸； 绝缘隔层和栅线，其围绕沟道并且在竖直方向上交替且重复地堆叠，每个栅线包括侧壁； 填充图案，其在竖直方向上隔开绝缘隔层和栅线；以及 封盖层，其位于每个栅线的侧壁上，封盖层接触填充图案。19.根据权利要求18所述的半导体器件，栅线包括金属，封盖层包括硅基材料，并且绝缘隔层包括氧化物。20.根据权利要求18所述的半导体器件，其中，封盖层设置在填充图案中。21.根据权利要求18所述的半导体器件，其中，在相邻的绝缘隔层之间在竖直方向上限定间隙，并且 其中，每个栅线设置在所述间隙中。22.根据权利要求21所述的半导体器件，其中，每个栅线部分地填充所述间隙，并且封盖层填充所述间隙的剩余部分。23.根据权利要求21所述的半导体器件，其中，所述间隙包括内壁，并且 所述半导体器件还包括围绕所述间隙的内壁上的每个栅线的势皇图案，所述势皇图案包括侧壁， 其中，封盖层形成在所述势皇图案和每个栅线的侧壁上。24.—种半导体器件，包括: 衬底； 栅极结构，其包括顺序堆叠在衬底上的隧道绝缘图案、隧道绝缘图案上的电荷俘获图案、电荷俘获图案上阻挡图案以及阻挡图案上的栅电极，栅电极包括侧壁；以及封盖层，其选择性地形成在栅电极的侧壁上。
【文档编号】H01L21/8247GK106024794SQ201610187524
【公开日】2016年10月12日
【申请日】2016年3月29日
【发明人】南宫铉, 金东谦, 金廷奂, 池正根, 杨大光, 柳志晚
【申请人】三星电子株式会社