一种具有三栅结构的hk soi ldmos器件的制作方法
【专利摘要】本发明属于半导体技术领域，具体涉及一种具有三栅结构的HK SOI LDMOS器件。本发明具有以下几个特点：一、具有三个分离的栅结构，包括一个平面栅和两个沟槽栅，在开态时，三栅结构可以形成包括横向和纵向在内的多个沟道，增大沟道密度，提高电流，降低比导通电阻；二、从靠近半导体体区的漂移区内嵌入高K介质，其与漂移区在纵向上交替排列，开态时在靠近高K的漂移区侧壁形成电子积累层，提供低阻通道，降低比导通电阻，关态时高K介质辅助耗尽漂移区，提高漂移区掺杂，并改善电场，进一步降低比导通电阻并提高耐压；三、采用SOI结构，提高纵向耐压，减小泄漏电流，消除闩锁效应。
【专利说明】
一种具有三栅结构的HK SOI LDMOS器件
技术领域
[0001 ]本发明属于半导体技术领域，具体涉及一种具有三栅结构的HK SOI LDMOS器件。
【背景技术】
[0002]LDMOS(Lateral Double-diffus1n Metal Oxide Semiconductor，横向双扩散金属-氧化物-半导体场)是一种多子导电型器件，具有输入阻抗高，开关速度快，易集成等特点，在智能功率集成电路中广泛应用。对LDMOS而言，高耐压(BV)就意味着更长的漂移区长度和更低的漂移区掺杂，这也导致器件的比导通电阻(Rc^sp)大大增加，因此，硅极限问题(Ron,SP ocBV2.5)严重制约着LDMOS器件的发展。
[0003]对于低耐压级别(BV〈200V)器件，沟道电阻成为导通功耗的一个重要因素，因此如何减小器件的沟道电阻成为许多国内外学者研究的课题。槽栅(trench gate)技术的引入，使得器件的导通面积进一步增大，沟道密度增加，器件的开态电流有显著提升，有效降低器件的比导通电阻。文献(Low ON-Resistance SOI Dual-Trench-Gate MOSFET , IEEETRANSACT1NS ON ELECTRON DEVICES,VOL.59,N0.2,FEBRUARY 2012)提出一种具有双槽栅的MOSFET器件，延伸至埋氧层的槽栅扩大导通面积，同时开态时伸入漂移区的槽栅侧壁上有电子积累，而氧化层内嵌入的槽栅进一步增大沟道密度，提高开态电流，使器件的导通电阻大大降低，但传统槽栅会使器件的表面积增加，对比导通电阻的降低有一定影响。
[0004]由于漂移区对功率器件的比导通电阻有很大影响，因此提高漂移区掺杂浓度成为一种有效降低器件比导通电阻的方式。超结结构(super junct1n)由于可以辅助耗尽漂移区提高其掺杂浓度而被广泛应用。专利(Semiconductor power devices withalternating conductivity type high voltage breakdown reg1n,U.S.Patent 5216275，1993.)通过在漂移区中引入P条来辅助耗尽n型漂移区，从而提高漂移区的掺杂浓度，使器件的比导通电阻降低。但衬底辅助耗尽作用会造成超结器件的电荷不平衡问题，从而使器件的耐压受到影响。为了消除超结结构的衬底辅助耗尽作用，具有高K介质的功率器件被广泛石开究。文南犬(Variat1n of lateral width technique in SoI high-voltagelateral double-diffused metal-oxide-semiconductor transistors using high_kdielectric, IEEE Electron Device Letter，vol.36，n0.3，2015)通过在漂移区引入变宽度的高K介质，使器件的耐压大大提高，但该器件的比导通电阻仍然较大，功耗较高。
【发明内容】
[0005]本发明的目的是为了解决上述问题，提出一种能缓解LDMOS器件耐压与比导通电阻的矛盾关系的具有三栅结构的HK SOI LDMOS器件。
[0006]本发明的技术方案为:一种具有三栅结构的HKSOI LDMOS器件，包括第二导电类型半导体衬底层I及其上方的介质埋层2;所述介质埋层2上表面具有第一导电类型半导体漂移区5，所述漂移区5上层一侧具有第二导电类型半导体体区4，从靠近半导体体区4的漂移区5内嵌入高K介质6，所述高K介质6与漂移区5在纵向上交替排列，所述高K介质是介电常数大于3.9的材料;穿过所述半导体体区4远离漂移区5的一侧形成延伸至介质埋层2的第一沟槽栅结构，所述第一沟槽栅结构包括第一沟槽栅介质3和由第一沟槽栅介质3所包围的第一导电材料8;所述半导体体区4上层与第一沟槽栅结构接触的一端具有半导体源极结构；还包括第二沟槽栅结构，所述第二沟槽栅结构从半导体体区4表面延伸至介质埋层2，横向上介于半导体源极结构和高K介质之间，纵向上与半导体体区4相连，所述第二沟槽栅包括第二沟槽栅介质11和由第二沟槽栅介质11所包围的第二导电材料10;在半导体源极结构和漂移区5之间的半导体体区4的上表面，设置平面栅结构，所述平面栅结构沿器件表面延伸至漂移区5的上表面，所述平面栅结构包括平面栅介质13及其上方的第三导电材料12;在纵向上，平面栅结构和第二沟槽栅结构交替排列;所述第一沟槽栅结构，第二沟槽栅结构和平面栅结构的共同引出端为栅电极;所述半导体源极结构上表面与源电极相连;所述漂移区5远离半导体体区4 一侧的上层具有第一导电类型重掺杂半导体漏区14，所述半导体漏区14引出端为漏电极。
[0007]进一步的，所述第一沟槽栅结构在纵向上是分段的，每两个第一沟槽栅结构之间的半导体体区4上层具有第一导电类型重掺杂半导体源区71;介于第一沟槽栅与平面栅之间的半导体体区4上层为第一导电类型重掺杂半导体源区72，其与第一沟槽栅侧壁接触，介于第一导电类型重掺杂半导体源区71与第二沟槽栅之间的半导体体区4上层为第二导电类型重掺杂半导体体接触区9;所述源极结构包括第一导电类型重掺杂半导体源区71，第一导电类型重掺杂半导体源区72和第二导电类型重掺杂半导体体接触区9。
[0008]进一步的，所述第一沟槽栅结构在纵向上是分段的，每两个第一沟槽栅结构之间的半导体体区4上层具有第二导电类型重掺杂半导体体接触区9;在半导体体区4上层与第一沟槽栅相接触的一侧具有第一导电类型重掺杂半导体源区72，所述源极结构包括第一导电类型重掺杂半导体源区72和第二导电类型重掺杂半导体体接触区9。
[0009]进一步的，所述第一沟槽栅结构在纵向上是连续的；介于第一沟槽栅与平面栅之间的半导体体区4上层为第一导电类型重掺杂半导体源区72，介于第一沟槽栅与第二沟槽栅之间的半导体体区4上层为第二导电类型重掺杂半导体体接触区9，所述源极结构包括第一导电类型重掺杂半导体源区72和第二导电类型重掺杂半导体体接触区9。
[0010]进一步的，沿器件横向方向，所述漂移区5的掺杂浓度从靠近第一沟槽栅结构的一端到靠近半导体漏区14的一端逐渐增加。
[0011]进一步的，沿器件纵向方向，所述漂移区5的浓度从靠近高K介质5的一端到远离高K介质5的一端逐渐减小。
[0012]进一步的，所述高K介质5与半导体漏区14接触。
[0013]进一步的，所述高K介质5远离第一沟槽栅结构的一侧位于漂移区5体内，其末端与半导体漏区14之间为半导体漂移区。
[0014]进一步的，沿器件横向方向，所述高K介质5的介质常数从靠近第二沟槽栅结构的一侧到靠近半导体漏区14的一侧逐渐减小。
[0015]本发明的有益效果为，在开态时，三栅结构可以形成包括横向和纵向在内的多个沟道，增大沟道密度，提高电流，降低比导通电阻;第一沟槽栅和第二沟槽栅延伸至埋氧层，扩大导通面积，并在槽栅侧壁形成电子积累层，进一步降低电阻;开态时在靠近高K的漂移区侧壁形成电子积累层，提供低阻通道，大大降低比导通电阻，关态时高K介质辅助耗尽漂移区，提高漂移区掺杂，降低比导通电阻，并改善电场，提高耐压;采用SOI结构，提高纵向耐压，减小泄漏电流，消除闩锁效应。该发明可以大大降低器件的比导通电阻，并在一定程度上改善耐压，从而缓解了功率LDMOS器件耐压与比导通电阻的矛盾关系。
【附图说明】
[0016]图1为实施例1的结构示意图；
[0017]图2为实施例1沿切线AA’的截面示意图；
[0018]图3为实施例2的结构示意图；
[0019]图4为实施例3的结构示意图；
[0020]图5为实施例4的结构示意图；
[0021]图6为实施例5的结构示意图；
[0022]图7为实施例6的结构示意图；
[0023]图8为实施例7的结构示意图。
【具体实施方式】
[0024]下面结合附图和实施例，详细描述本发明的技术方案:
[0025]本发明中所述的器件横向方向，对应附图中坐标系的X轴方向；器件纵向方向，对应附图中坐标系的Z轴方向。
[0026]实施例1
[0027]如图1所示，本例的具体结构包括第二导电类型半导体衬底层I及其上方的介质埋层2;所述介质埋层2上表面具有第一导电类型半导体漂移区5，所述漂移区5上层一侧具有第二导电类型半导体体区4，从靠近半导体体区4的漂移区5内嵌入高K介质6，所述高K介质6与漂移区5在纵向上交替排列，所述高K介质是介电常数大于3.9的材料;穿过所述半导体体区4远离漂移区5的一侧形成延伸至介质埋层2的第一沟槽栅结构，所述第一沟槽栅结构包括第一沟槽栅介质3和由第一沟槽栅介质3所包围的第一导电材料8;所述第一沟槽栅结构在纵向上是分段的，每两个第一沟槽栅结构之间的半导体体区4上层具有第一导电类型重掺杂半导体源区71;所述半导体体区4上层与第一沟槽栅结构接触的一端具有半导体源极结构;还包括第二沟槽栅结构，所述第二沟槽栅结构从半导体体区4表面延伸至介质埋层2，横向上介于半导体源极结构和高K介质之间，纵向上与半导体体区4相连，所述第二沟槽栅包括第二沟槽栅介质11和由第二沟槽栅介质11所包围的第二导电材料10;在半导体源极结构和漂移区5之间的半导体体区4的上表面，设置平面栅结构，所述平面栅结构沿器件表面延伸至漂移区5的上表面，所述平面栅结构包括平面栅介质13及其上方的第三导电材料12;在纵向上，平面栅结构和第二沟槽栅结构交替排列；介于第一沟槽栅与平面栅之间的半导体体区4上层为第一导电类型重掺杂半导体源区72，其与第一沟槽栅侧壁接触，介于第一导电类型重掺杂半导体源区71与第二沟槽栅之间的半导体体区4上层为第二导电类型重掺杂半导体体接触区9;所述源极结构包括第一导电类型重掺杂半导体源区71，第一导电类型重掺杂半导体源区72和第二导电类型重掺杂半导体体接触区9;所述第一沟槽栅结构，第二沟槽栅结构和平面栅结构的共同引出端为栅电极;所述半导体源极结构上表面与源电极相连;所述漂移区5远离半导体体区4 一侧的上层具有第一导电类型重掺杂半导体漏区14，所述半导体漏区14引出端为漏电极。
[0028]本例的工作原理为，在开态时，三栅结构可以形成包括横向和纵向在内的多个沟道，增大沟道密度，提高电流，降低比导通电阻;第一沟槽栅和第二沟槽栅延伸至埋氧层，扩大导通面积，并在槽栅侧壁形成电子积累层，进一步降低电阻;开态时在靠近高K的漂移区侧壁形成电子积累层，提供低阻通道，大大降低比导通电阻，关态时高K介质辅助耗尽漂移区，提高漂移区掺杂，降低比导通电阻，并改善电场，提高耐压;SOI结构可以提高纵向耐压，减小泄漏电流，消除闩锁效应。
[0029]实施例2
[0030]如图3所示，本例与实施例1相比，所述第一沟槽栅结构在纵向上是分段的，每两个第一沟槽栅结构之间的半导体体区4上层具有第二导电类型重掺杂半导体体接触区9;在半导体体区4上层与第一沟槽栅相接触的一侧具有第一导电类型重掺杂半导体源区72，所述源极结构包括第一导电类型重掺杂半导体源区72和第二导电类型重掺杂半导体体接触区9。
[0031]本例与实施例1相比，第一导电类型重掺杂半导体源区和第二导电类型重掺杂半导体体接触区可以通过整条离子注入形成，离子扩散对掺杂的影响较小，而实施例1中第二导电类型重掺杂半导体体接触区只对一个小的方形区域进行离子注入，离子扩散对掺杂影响较大。
[0032]实施例3
[0033]如图4所示，本例与实施例1相比，所述第一沟槽栅结构在纵向上是连续的;介于第一沟槽栅与平面栅之间的半导体体区4上层为第一导电类型重掺杂半导体源区72，介于第一沟槽栅与第二沟槽栅之间的半导体体区4上层为第二导电类型重掺杂半导体体接触区9，所述源极结构包括第一导电类型重掺杂半导体源区72和第二导电类型重掺杂半导体体接触区9。
[0034]本例与实施例1相比，第一沟槽栅结构是连续的，它可以作为集成电路低高压区域的介质隔离层，便于实现高低压电路的隔离。
[0035]实施例4
[0036]如图5所示，本例与实施例1相比，沿器件横向方向，所述漂移区5的掺杂浓度从靠近第一沟槽栅结构的一端到靠近半导体漏区14的一端逐渐增加。具体分为低浓度的漂移区5和高浓度的漂移区15。
[0037]本例与实施例1相比，分段掺杂的漂移区使器件的电场分布更加均匀，提高器件的耐压。
[0038]实施例5
[0039]如图6所示，本例与实施例1相比，沿器件纵向方向，所述漂移区5的浓度从靠近高K介质6的一端到远离高K介质6的一端逐渐减小。具体分为靠近高K介质6的高浓度漂移区16和远离高K介质6的低浓度漂移区5。
[0040]本例与实施例1相比，高掺杂的漂移区16可以提供更高的电流，使器件的积累作用增强，从而进一步降低器件的比导通电阻。
[0041 ] 实施例6
[0042]如图7所示，本例与实施例1相比，所述高K介质6远离第一沟槽栅结构的一侧位于漂移区5体内，其末端与半导体漏区14之间为半导体漂移区。
[0043]本例与实施例1相比，高K介质末端在漂移区中引入新的电场尖峰，使器件的耐压有一定的提尚。
[0044]实施例7
[0045]如图8所示，本例与实施例1相比，沿器件横向方向，所述高K介质6的介质常数从靠近第二沟槽栅结构的一侧到靠近半导体漏区14的一侧逐渐减小。
[0046]本例与实施例1相比，变化的K值在漂移区内引入新的电场尖峰，提高器件耐压。
【主权项】
1.一种具有三栅结构的HKSOI LDMOS器件，包括第二导电类型半导体衬底层(I)及其上方的介质埋层(2);所述介质埋层(2)上表面具有第一导电类型半导体漂移区(5)，所述漂移区(5)上层一侧具有第二导电类型半导体体区(4)，从靠近半导体体区(4)的漂移区(5)内嵌入高K介质(6)，所述高K介质(6)与漂移区(5)在纵向上交替排列，所述高K介质是介电常数大于3.9的材料;穿过所述半导体体区(4)远离漂移区(5)的一侧形成延伸至介质埋层(2)的第一沟槽栅结构，所述第一沟槽栅结构包括第一沟槽栅介质(3)和由第一沟槽栅介质(3)所包围的导电材料(8);所述半导体体区(4)上层与第一沟槽栅结构接触的一端具有半导体源极结构;还包括第二沟槽栅结构，所述第二沟槽栅结构从半导体体区(4)表面延伸至介质埋层(2)，横向上介于半导体源极结构和高K介质之间，纵向上与半导体体区(4)相连，所述第二沟槽栅包括第二沟槽栅介质(11)和由第二沟槽栅介质(11)所包围的导电材料(10);在半导体源极结构和漂移区(5)之间的半导体体区(4)的上表面，设置平面栅结构，所述平面栅结构沿器件表面延伸至漂移区(5)的上表面，所述平面栅结构包括平面栅介质(13)及其上方的导电材料(12);在纵向上，平面栅结构和第二沟槽栅结构交替排列;所述第一沟槽栅结构，第二沟槽栅结构和平面栅结构的共同引出端为栅电极;所述半导体源极结构上表面与源电极相连;所述漂移区(5)远离半导体体区(4) 一侧的上层具有第一导电类型重掺杂半导体漏区(14)，所述半导体漏区(14)引出端为漏电极。2.根据权利要求1所述的一种具有三栅结构的HKSOI LDMOS器件，其特征在于，所述第一沟槽栅结构在纵向上是分段的，每两个第一沟槽栅结构之间的半导体体区(4)上层具有第一导电类型重掺杂半导体源区(71);介于第一沟槽栅与平面栅之间的半导体体区(4)上层为第一导电类型重掺杂半导体源区(72)，其与第一沟槽栅侧壁接触，介于第一导电类型重掺杂半导体源区(71)与第二沟槽栅之间的半导体体区(4)上层为第二导电类型重掺杂半导体体接触区(9);所述源极结构包括第一导电类型重掺杂半导体源区(71)，第一导电类型重掺杂半导体源区(72)和第二导电类型重掺杂半导体体接触区(9)。3.根据权利要求1所述的一种具有三栅结构的HKSOI LDMOS器件，其特征在于，所述第一沟槽栅结构在纵向上是分段的，每两个第一沟槽栅结构之间的半导体体区(4)上层具有第二导电类型重掺杂半导体体接触区(9);在半导体体区(4)上层与第一沟槽栅相接触的一侧具有第一导电类型重掺杂半导体源区(72)，所述源极结构包括第一导电类型重掺杂半导体源区(72)和第二导电类型重掺杂半导体体接触区(9)。4.根据权利要求1所述的一种具有三栅结构的HKSOI LDMOS器件，其特征在于，所述第一沟槽栅结构在纵向上是连续的；介于第一沟槽栅与平面栅之间的半导体体区(4)上层为第一导电类型重掺杂半导体源区(72)，介于第一沟槽栅与第二沟槽栅之间的半导体体区(4)上层为第二导电类型重掺杂半导体体接触区(9)，所述源极结构包括第一导电类型重掺杂半导体源区(72)和第二导电类型重掺杂半导体体接触区(9)。5.根据权利要求1所述的一种具有三栅结构的HKSOI LDMOS器件，其特征在于，沿器件横向方向，所述漂移区(5)的掺杂浓度从靠近第一沟槽栅结构的一端到靠近半导体漏区(14)的一端逐渐增加。6.根据权利要求1所述的一种具有三栅结构的HKSOI LDMOS器件，其特征在于，沿器件纵向方向，所述漂移区(5)的浓度从靠近高K介质(5)的一端到远离高K介质(5)的一端逐渐减小。7.根据权利要求1所述的一种具有三栅结构的HKSOI LDMOS器件，其特征在于，所述高K介质(5)与半导体漏区(14)接触。8.根据权利要求1所述的一种具有三栅结构的HKSOI LDMOS器件，其特征在于，所述高K介质(5)远离第一沟槽栅结构的一侧位于漂移区(5)体内，其末端与半导体漏区(14)之间为半导体漂移区。9.根据权利要求1所述的一种具有三栅结构的HKSOI LDMOS器件，其特征在于，沿器件横向方向，所述高K介质(5)的介质常数从靠近第二沟槽栅结构的一侧到靠近半导体漏区(14)的一侧逐渐减小。
【文档编号】H01L29/423GK106024858SQ201610333480
【公开日】2016年10月12日
【申请日】2016年5月19日
【发明人】罗小蓉, 吕孟山, 尹超, 魏杰, 谭桥, 周坤, 葛薇薇, 何清源
【申请人】电子科技大学