半导体器件和用于形成半导体器件的方法
【专利摘要】本发明涉及半导体器件和用于形成半导体器件的方法，具体地，半导体器件包括具有位于大于半导体器件的击穿电压的5％的电压处的至少一个输出电容最大值的输出电容特性。输出电容最大值大于位于输出电容最大值的电压与半导体器件的击穿电压的5％之间的电压处的输出电容最小值处的输出电容的1.2倍。
【专利说明】
半导体器件和用于形成半导体器件的方法
技术领域
[0001]实施例涉及半导体器件的实施的电容相关修改，具体地，涉及半导体器件和用于形成半导体器件的方法。【背景技术】
[0002]多种半导体器件基于补偿结构。这种补偿器件是n或p沟道金属氧化物半导体场效应晶体管、二极管、绝缘栅型双极晶体管(IGBT)、半导体闸流管或其他部件。补偿器件可以基于晶体管的漂移区域中的n和p掺杂区域的电荷的相互补偿。这些区域被空间布置为使得沿着垂直于pn结行进的线掺杂的线积分保持在材料特有的击穿电荷(对于轻掺杂硅来说近似为2X1012cnf2)之下。例如，在垂直晶体管中，p和n柱或板可以成对布置。
[0003]例如，超结晶体管或CoolMOS?晶体管可以在耗尽电压(例如，10-50V)之上的漏极电压处包括极低的输出电容C〇ss = Cds+Cg4P反向迀移电容cgd(栅极-漏极电容)。以这种方式，能够实现非常低的切换损失，因为输出电容中的能量E。％非常低，然而另一方面，会导致极端切换边缘，并且在不具有如LS(寄生电感)或外部Cgd部分的充分小的寄生的系统中，导致自鸣和EMI (电磁干扰)。例如期望降低自鸣和/或EMI。
【发明内容】
[0004]—些实施例涉及半导体器件，其包括具有位于大于半导体器件的击穿电压的5% 的电压处的至少一个输出电容最大值的输出电容特性。输出电容最大值大于位于输出电容最大值的电压与半导体器件的击穿电压的5%之间的电压处的输出电容最小值处的输出电容的1.2倍。
[0005]—些实施例涉及半导体器件，其包括在半导体裸片上实施的可切换电结构。半导体裸片包括位于半导体衬底内的第一导电类型的第一掺杂区域。第一掺杂区域被布置在半导体衬底内，使得第一掺杂区域在从可切换电结构的导通状态到可切换电结构的截止状态的转变的至少一部分期间浮置，直到耗尽区达到第一掺杂区域。只要耗尽区达到第一掺杂区域，就从第一掺杂区域中去除第一掺杂区域内存在的自由载流子的至少一部分。此外，半导体裸片包括被配置为能够使载流子在从可切换电结构的截止状态到可切换电结构的导通状态的转变期间回流的反馈路径。反馈路径被配置为在从可切换电结构的导通状态到可切换电结构的截止状态的转变的至少一部分期间阻挡载流子流过反馈路径。
[0006]—些实施例涉及包括半导体衬底的半导体器件，半导体衬底包括被边缘终端区域横向环绕的单元区域。边缘终止区域被配置为支持在单元区域与半导体衬底的边缘之间在正常工作期间施加至半导体器件的最大工作电压差。如果最大工作电压差被施加至半导体器件，则半导体衬底包括位于边缘终端区域内的包括最大工作电压差的20%和80%之间的区域处的第一掺杂区域。第一掺杂区域通过半导体衬底内或外的导电结构连接至位于边缘终端区域的包括单元区域内的区域的最大工作电压差的至少90%的电压差的区域内的电容增加结构。【附图说明】
[0007]以下将仅通过示例并参照附图来描述装置和/或方法的一些实施例，其中:
[0008]图1示出了具有可能的示意性输出电容特性的半导体器件的示意图；
[0009]图2示出了半导体器件的输出电容特性的示意图；
[0010]图3示出了具有引起输出电容最大值的掺杂区域的半导体器件的示意图；
[0011]图4示出了具有电容增加结构的半导体器件的示意图；
[0012]图5示出了具有另一电容增加结构的半导体器件的示意图；
[0013]图6a示出了从可切换电结构的导通状态到可切换电结构的截止状态的转变期间的半导体器件的示意图；
[0014]图6b示出了图6a的半导体器件的从可切换电结构的截止状态到可切换电结构的导通状态的转变期间的示意图；
[0015]图7示出了具有电容结构的半导体器件的示意图；
[0016]图8示出了用于形成半导体器件的流程图；以及
[0017]图9示出了用于形成另一半导体器件的流程图。【具体实施方式】
[0018]现在将完全参照示出一些示例性实施例的附图描述各个示例性实施例。在附图中，可以为了清楚放大线、层和/或区域的厚度。
[0019]因此，虽然示例性实施例能够进行各种修改和可选形式，但在附图中通过示例示出了其实施例并且将进行详细描述。然而，应该理解，不将示例性实施例限于所公开的具体形式，相反，示例性实施例覆盖落入本公开范围内的所有修改、等效和可选。类似的数字在附图的描述中表示相同或相似的元件。
[0020]应该理解，当元件表示为“连接”或“耦合”至另一元件时，其可以直接连接或耦合至其他元件，或者可以存在中间元件。相反，当元件表示为“直接连接”或“直接耦合”至另一元件时，不存在中间元件。用于描述元件之间的关系的其他词语应该以类似方式解释(例如 “之间”对“直接…之间”，相邻对“直接相邻”等)。
[0021]本文使用的术语仅是为了描述具体实施例的目的而不用于限制示例性实施例。如本文所使用的，单数形式“一个”和“该”也用于包括多个，除非另有明确指定。进一步理解， 术语“包括”指定所提特征、整体、步骤、操作、元件和/或部件的存在，而不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或它们的组的存在或添加。
[0022]除非另有指定，否则本文使用的所有术语(包括技术和科学术语)都具有示例性实施例所属的本领域技术人员普遍理解的相同含义。进一步理解，诸如在普遍使用的字典中定义的术语应该解释为具有与它们在相关领域中的含义一致的含义。然而，本公开为术语给出与本领域技术人员普遍理解的含义偏离的具体含义，这意味着应该考虑本文给出该定义的具体上下文。
[0023]图1示出了根据实施例的半导体器件。半导体器件100包括具有至少一个输出电容最大值Cmax的输出电容特性，该电容最大值处于比半导体器件100的击穿电压VBD的5 %大的电压102处。输出电容最大值Cmax大于处于输出电容最大值Cmax的电压102与半导体器件100的击穿电压Vbd的5 %之间的电压10 4处的输出电容最小值Cm i n处的输出电容的1.2倍。
[0024]例如，半导体器件的切换边缘的边缘陡度可以由于局部增加的输出电容而降低。 以这种方式，可以降低自鸣和/或EMI。
[0025]输出电容特性可以表示半导体器件100的电容相对于施加于半导体器件100的两端(例如，外部可接触端)的电压的曲线。例如，半导体器件1 〇〇的输出电容特性的输出电容可以是半导体器件1〇〇实施的晶体管布置的漏极-源极电容Cds、栅极-漏极电容Cgd或者通过漏极-源极电容Cds与栅极-漏极电容Cgd的和表示的总输出电容。
[0026]输出电容最大值Cmax^以是位于半导体器件100的击穿电压VBD的5%以上(或10% 以上或20%以上)的输出电容特性的局部最大值。输出电容特性可以包括多于一个的位于半导体器件1〇〇的击穿电压Vro的5 %以上的局部最大值。例如，输出电容最大值Cmax可以位于半导体器件100的击穿电压Vbd的20 %和80 %之间的电压处。
[0027]输出电容最大值Cmax可以通过从0V到半导体器件的额定电压或击穿电压扫频所施加电压并测量电流来测得。所测量的电容可以是在电压从0V(缓慢)线性或单调增加到半导体器件的额定电压或击穿电压期间测量的差分电容Cdlff = dQ/dU(dQ可以是载流子差，以及 dU可以是电压差)。例如，如果测量期间振荡的电压范围太小，则难以利用AC电容测量来测量输出电容最大值Cmax，因为所施加的电压可以在测量期间在小电压范围上变化，使得输出电容最大值Cmax的效果在多个电压振荡上积分时会太小，因为输出电容最大值cmad^效果可仅发生在第一振荡期间。
[0028]半导体器件100的击穿电压VBD可以通过可施加至半导体器件100而不损伤器件的最大压差来限定。半导体器件100的击穿电压VBD或阻挡电压可以是在半导体器件的数据表中定义的参数。例如，功率场效应晶体管的击穿电压可以最大地允许处于晶体管的截止状态下的漏极源极电压(例如，栅极源极电压等于〇或接近0)。例如，半导体器件100可以包括大于10V(10V、20V或50V的击穿电压)、100V(例如，200V、300V、400V或500V的击穿电压)或者大于500V(例如，600V、700V、800V或1000V的击穿电压)或大于1000V(例如，1200V、1500V、 1700V或2000V的击穿电压)的击穿电压Vbd。
[0029]输出电容最大值Cmax大于输出电容最小值(:_的1.2倍(例如，或者大于1.5倍或大于2倍)。换句话说，输出电容最大值Cmax大于输出电容最小值(^?的120% (例如，或者大于 150 %或大于200 %)。输出电容最小值Cmin是位于输出电容最大值Cmax与半导体器件100的击穿电压VBD的5 %之间的电容最小值。如果输出电容单调地从输出电容最大值Cmax向等于穿电压VBD的5%的电压增加，则至少一个输出电容最小值Cmin可以位于任意接近击穿电压VBD的 5 %的电压处(例如，基本等于击穿电压的5 %处的电容)。否则，输出电容最小值Cmin可以位于输出电容最大值Cmax和半导体器件100的击穿电压VBD的5 %之间的某处。
[0030]任选地，输出电容最大值Cmax可以定位为接近使用半导体器件100施加的额定工作电压。例如，使用半导体器件1〇〇施加的额定工作电压可以在半导体器件1〇〇的击穿电压Vbd 的40 %和80 %之间。例如，输出电容最大值Cmax可以位于一电压处，使得输出电容最大值Cmax 的至少90 %的输出电容发生在额定工作电压处。可选地，输出电容最大值Cmax可定位为稍微在额定工作电压之上(例如，在额定工作电压之上的额定工作电压的5%和20%之间)。以这种方式，可以减小自鸣和/互动EMI，因为增加的输出电容最大值Cmax可降低电压的过冲或过摆。此外，例如，对于正常的切换循环(例如，如果电压不超过额定电压)可避免由于增加的输出电容最大值cmax而导致的损失增加，因为增加的输出电容最大值Cmax位于额定工作电压之上。
[0031]图2示出了通过半导体器件的漏极-源极电容Cds的曲线210和栅极-漏极电容Cgd的曲线220表示的输出电容特性的示例。在该示例中，输出电容最大值Cmax实现在漏极-源极电容Cds处，而半导体器件的栅极-漏极电容Cgd被实现为没有明显的最大值。例如，图2示出了电容的可能动态曲线。
[0032]任选地，输出电容特性包括用于增加电压和降低电压的具有不同的输出电容的滞后回线部分。例如，用于增加电容的输出电容特性的曲线包括输出电容最大值Cmax，而用于降低电压的输出电容特性的曲线在用于增加电容的输出电容最大值Cmax的电压处不包括或包括显著较低(例如，小于输出电容最大值处的输出电容的1.1倍)的输出电容最大值。例如，用于增加电压的输出电容最大值Cmax在行进通过回路期间重复发生。
[0033]任选地，输出电容特性可以包括位于大于半导体器件100的击穿电压VBD的5%的电压处的第二输出电容最大值。第二输出电容最大值可以大于位于第一输出电容最大值的电压与半导体器件的击穿电压的5%之间的电压处的输出电容最小值的输出电容的1.2倍。例如，通过利用多于一个的输出电容最大值实施半导体器件，可以在多于一个的电压处降低自鸣或EMI。
[0034]半导体器件100可以是包括实施电功能的半导体衬底或半导体裸片的任何电器件 (例如，二极管、晶体管、电路)。例如，半导体器件100的半导体衬底可以是硅衬底、碳化硅衬底、砷化镓衬底或氮化镓衬底或者硅上氮化镓/氮化铝镓。[〇〇35]例如，半导体器件100可以是具有大于100V的击穿电压VBD的功率半导体器件。
[0036]可以通过半导体器件100的各种结构测量或结构来实施或引起输出电容最大值Cmax 〇
[0037]例如，半导体器件100可以包括在半导体裸片100上实施的可切换电结构。可切换电结构可以是一个或多个场效应晶体管、一个或多个双极晶体管、一个或多个绝缘栅型双极晶体管(它们可通过向晶体管施加对应的栅极电压或基极电压切换)或者一个或多个二极管(它们可通过外部施加的交流电压在正向模式和反向模式(或阻挡)之间切换)。
[0038]半导体器件100的半导体裸片可以包括位于半导体衬底内的第一导电类型(例如， P掺杂或n掺杂)的第一掺杂区域。第一掺杂区域可以布置在半导体衬底内，使得第一掺杂区域在从可切换电结构的导通状态(例如，传导状态或正向状态)向可切换电结构的截止状态 (例如，非传导状态或阻挡状态)的转换的至少一部分期间浮置，直到耗尽区到达第一掺杂区域。一旦耗尽区到达第一掺杂区域，就从第一掺杂区域中去除存在于第一掺杂区域的自由载流子的至少一部分。[〇〇39]例如，第一掺杂区域是半导体衬底内与第二导电类型的区域邻接且任选与半导体衬底的表面邻接的区域。包括第一导电类型的区域可以是P掺杂区域(例如，通过引入铝离子或硼离子而引起)或n掺杂区域(例如，通过引入氮离子、磷离子或砷离子而引起)。从而， 第二导电类型表示相反的n掺杂或p掺杂区域。换句话说，第一导电类型可以表示p掺杂，而第二导电类型可以表示n掺杂，反之亦然。[〇〇40]例如，第一掺杂区域还可以称为浮置掺杂区域或者输出电容适应掺杂区域。第一掺杂区域可以是具有位于第一掺杂区域与在半导体器件100的工作期间提供限定电位的结构之间的至少一个pn结的浮置掺杂区域。可选地，第一掺杂区域可以通过可切换连接结构而连接至在半导体器件100的工作期间提供限定电位的结构，使得第一掺杂区域在从可切换电结构的导通状态向可切换电结构的截止状态的转变的至少一部分期间浮置。例如，可切换连接结构可以是在第一掺杂区域达到耗尽状态之前到达耗尽状态的结型场效应结构。 例如，在第一掺杂区域被耗尽之前(例如，在从第一掺杂区域中去除导通状态下的可切换电结构的第一掺杂区域中存在的自由载流子的50%之前)，可切换电结构被配置为在可切换电结构的断开期间达到非传导状态。在该示例中，在从可切换电结构的导通状态向可切换电结构的截止状态的转变期间，第一掺杂结构连接至在可切换电结构的导通状态中提供限定电位的结构，并且在可切换连接结构切断与提供限定电位的结构的连接之后处于浮置。
[0041]在从可切换电结构的导通状态到可切换电结构的截止状态的转变期间，半导体器件100两端的压降增加。例如，阻挡可切换电结构的pn结的耗尽区可以在压降增加期间增长并且可以朝向第一掺杂区域移动。
[0042]第一掺杂区域可以位于半导体衬底内的位置处，使得阻挡pn结的耗尽区在可切换电结构的截止期间到达第一掺杂区域。此时，耗尽区到达第一掺杂区域，可以通过耗尽区从第一掺杂区域中去除自由载流子。以这种方式，当耗尽区到达第一掺杂区域时，可以增加半导体器件100的输出电容。例如，由于耗尽区到达第一掺杂区域，通过从第一掺杂区域中去除自由载流子来引起输出电容最大值。[〇〇43]耗尽区到达第一掺杂区域的电压可以通过第一掺杂区域与阻挡pn结之间的距离和/或第一掺杂区域与阻挡pn结之间的掺杂分布(例如，不同导电类型的掺杂浓度和/或不同区域)来设置或限定。以这种方式，可以以期望的电压实施输出电容最大值。
[0044]半导体衬底可以包括被边缘终端区域横向包围的单元区域。单元区域可以是半导体衬底的在可切换电结构的导通状态中提供通过半导体衬底的电流的90%以上的区域。边缘终端区域可以位于半导体衬底的边缘与单元区域之间，以支持或阻挡或减少或消散朝向半导体衬底的边缘横向施加于单元区域的最大电压。可选地，半导体衬底可以包括多于一个的单元区域，并且边缘终端区域可以布置在两个相邻的单元区域之间。
[0045]第一掺杂区域可以位于边缘终端区域内。以这种方式，例如，朝向半导体衬底的边缘从单元区域生长的耗尽区域可以在增加施加给单元区域的电压期间在期望的电压处到达第一掺杂区域。例如，第一掺杂区域可以定位为与单元区域和边缘终端区域之间的边界和/或与半导体衬底的边缘和单元区域与边缘终端区域之间的边界之间的最小距离的20% 以上(或者30%以上或40%以上)的半导体衬底的边缘具有横向距离(例如，在半导体衬底的顶视图中)。可选地，例如第一掺杂区域可以位于栅极焊盘之下。进一步可选地，第一掺杂区域可以位于两个相邻单元区域之间布置的边缘终端区域内。
[0046]例如，在正常工作期间施加给半导体器件的最大工作电压差可以发生在单元区域的区域(例如，源极区域)与半导体衬底的边缘之间。例如，最大工作电压差可以是在功率场效应晶体管的截止状态中的功率场效应晶体管的源极-漏极电压。如果向半导体器件施加最大工作电压差，则半导体衬底可以包括位于边缘终端区域内的包括最大工作电压差的 20%和80%之间的区域处的第一掺杂区域。
[0047]在一些示例中，半导体器件100的半导体裸片可以包括反馈路径，其被配置为能够在从可切换电结构的截止状态到可切换电结构的导通状态的转变期间进行载流子的回流。此外，反馈路径可以被配置为在可切换电结构的导通状态到可切换电结构的截止状态的转变的至少一部分期间阻挡载流子流过反馈路径。可以通过反馈路径实现载流子到第一掺杂区域的回流，使得可以在可切换电结构的截止期间重复地从第一掺杂区域去除自由载流子。
[0048]反馈结构以各种方式来实施。例如，反馈路径可以包括被配置为在从可切换电结构的导通状态到可切换电结构的截止状态的转变的至少一部分期间阻挡载流子流过反馈路径的二极管结构(例如，图3)。可选地，反馈路径可以包括第一导电类型的第二掺杂区域， 其被配置为在耗尽区到达第一掺杂区域之前被耗尽(例如，图4或图5)。进一步可选地，反馈路径可以包括被配置为在从可切换电结构的导通状态到可切换电结构的截止状态的转变的至少一部分期间阻挡载流子流过反馈路径的晶体管。
[0049]例如，半导体器件可以包括半导体裸片，其包括具有输出电容特性的功率半导体晶体管布置。例如，功率半导体晶体管布置可以包括多个场效应晶体管单元或多个绝缘栅型双极晶体管单元。功率半导体晶体管布置可以是垂直功率半导体晶体管布置。垂直功率半导体晶体管布置可以包括位于半导体裸片前侧处的源电极结构(例如，源极金属结构)和位于半导体裸片背侧处的漏电极结构(例如，背侧金属化物)。
[0050]半导体裸片可以包括连接至功率半导体晶体管布置的栅极结构(例如，多晶硅栅极)的第一连接接口(例如，栅极焊盘和/或栅极金属结构)、连接至功率半导体晶体管布置的源极结构(例如，半导体衬底内的源极掺杂区域)的第二连接接口(例如，源极焊盘和/或源极金属)以及连接至功率半导体晶体管布置的漏极结构(例如，半导体衬底内的漏极掺杂区域)的第三连接接口(例如，漏极焊盘或背侧漏极金属)。[0051 ]例如，输出电容特性表示功率半导体晶体管布置的第二连接接口和第三连接接口之间的漏极-源极电容、功率半导体晶体管布置的第一连接接口和第三连接接口之间的栅极-漏极电容或者功率半导体晶体管布置的漏极-源极电容和功率半导体晶体管布置的栅极-漏极电容的总和。
[0052]功率半导体晶体管布置可以是补偿或超结晶体管布置。例如，功率半导体晶体管布置包括延伸到半导体衬底的单元区域内的半导体衬底中的多个单元补偿区域。此外，一个或多个漂移区域可以定位为与多个单元补偿区域相邻，它们将多个单元区域的相邻单元补偿区域相互分离。多个单元补偿区域中的单元补偿区域可以包括第一导电类型，并且一个或多个漂移区域可以包括第二导电类型。例如，多个单元补偿区域可以从半导体衬底的前侧表面延伸到大于lOwii(或者大于20wii或大于50mi)的深度。例如，单元补偿区域可以是柱形、列形或带形。
[0053]例如，多个单元补偿区域可以是半导体衬底的在半导体器件100的半导体衬底的顶视图中包括带形的区域。带形可以是在第一横向上延伸的距离远大于在第二横向上延伸的距离的几何形状。例如，单元补偿区域可以包括大于l〇x(或大于50x或大约100x)的多个单元区域的单元补偿区域的横向宽度的横向长度。单元补偿区域的横向长度可以沿着半导体衬底的前侧表面为最大延伸，并且单元补偿区域的横向宽度可以是带形单元补偿区域的最短尺寸。例如，多个单元补偿区域可以包括大于横向宽度且小于横向长度的垂直延伸。 [〇〇54]补偿器件可以基于垂直功率半导体晶体管布置的漂移区域中的n和p掺杂区域的至少一部分电荷的相互补偿。例如，在垂直晶体管中，P和n柱或板(一个或多个漂移区域和多个单元补偿区域)可以在半导体衬底的截面中成对布置。例如，多个单元补偿区域的单元补偿区域可以包括每个第一导电类型的单位面积的掺杂物的横向相加数，其与由一个或多个漂移区域包括的第二导电类型的单位面积的掺杂物的横向相加数相比偏离小于由单元区域内的单元补偿区域包括的第一导电类型的单位面积的掺杂物的横向相加数的+/-25% 〇
[0055]例如，多个带形单元补偿区域的带形补偿区域包括第一导电类型(p或n)的单位面积的掺杂物的横向相加数，其与由两个带形漂移区域(它们定位为与带形单元补偿区域的相对侧相邻)包括的第二导电类型(n或p)的单位面积的掺杂物的横向相加数的一半相比偏离小于由带形单元补偿区域包括的第一导电类型的单位面积的掺杂物的横向相加数的+/-25 % (或小于15%，小于+/-10 %，小于+/-5 %，小于2 %或小于1 % )。单位面积的掺杂物的横向相加数可以基本恒定，或者可以根据不同深度而变化。单位面积的掺杂物的横向相加数可以等于带形单元补偿区域或者例如在特定深度中补偿的带形漂移区域内的自由载流子的数量或者与该数量成比例。
[0056]例如，上述第一掺杂区域可以位于半导体衬底的边缘终端区域内，并且可以包括大于多个单元补偿区域的一个单元补偿区域内或者位于边缘终端区域内的多个边缘终端补偿区域的一个边缘终端补偿区域内的掺杂原子的数量的5倍(或大于10倍或大于50倍)的掺杂原子的数量。例如，第一掺杂区域可以包括与单元补偿区域基本相同的掺杂浓度，但是可以占用半导体衬底的较大部分。附加地或可选地，第一掺杂区域可以包括远大于单元补偿区域的掺杂浓度(例如，平均或最大掺杂浓度)的掺杂浓度(例如，5倍或10倍大)。以这种方式，第一掺杂区域对半导体器件1〇〇的输出电容的贡献可以大于单元补偿区域或边缘终端补偿区域的贡献。[〇〇57]例如，第一掺杂区域可以通过相互注入工艺、沉积工艺或生长工艺与多个补偿结构同时形成。[〇〇58]图3示出了根据实施例的半导体器件的一部分的示意性截面图。半导体器件300包括补偿或超结场效应晶体管布置。晶体管布置包括位于半导体器件300的半导体衬底的单元区域内的多个晶体管单元。每个晶体管单元都包括第二导电类型(例如，重n掺杂)的源极区域332,其与半导体衬底的表面处的源电极结构330接触。此外，每个晶体管单元都包括第一导电类型的本体区域334，其位于晶体管单元的源极区域33 2与第二导电类型(例如，轻n 掺杂)的漂移区域338之间。晶体管单元的本体区域334还可以与半导体衬底的表面处的源电极结构330接触。此外，第一导电类型的单元补偿区域336从本体区域334垂直延伸到半导体衬底中。此外，栅极334被布置为与本体区域334邻近，以控制通过本体区域334的沟道的传导状态(例如，传导或非传导状态)。可选地，栅极可以实施为沟槽栅极。栅极334连接至栅电极结构340 (例如，横向环绕源电极结构的栅极环)。栅电极结构340可以包括布置在单元区域与边缘终端区域之间的边界处的栅极场板342。此外，半导体衬底包括位于半导体衬底的背侧处与漏电极结构360 (例如，背侧金属)接触的漏极区域362 (例如，重n掺杂)。此外，前侧漏电极结构350被布置为与半导体衬底的边缘邻近。接近半导体衬底的边缘，漏电极结构 350与包括第二导电类型的半导体衬底的区域接触。
[0059]第一导电类型的多个边缘终端补偿区域370可以布置在半导体衬底的边缘终端区域内。多个边缘终端区域370可以是半导体衬底内的隐埋区域。多个边缘终端区域370可以通过接近半导体衬底的前侧表面的多个边缘终端补偿区域370的端部处的第一导电类型的横向延伸掺杂区域372电连接至(例如，直接或通过晶体管单元的本体区域)源电极结构 330〇[〇〇6〇]此外，第一掺杂区域310位于半导体衬底内。实施第一掺杂区域310而不具有提供限定电位的结构(例如，源极或漏极)的欧姆路径。只要本体-漏极pn结的耗尽区在半导体器件300的晶体管布置的截止期间到达第一掺杂区域，就从第一掺杂区域310中去除第一掺杂区域310内存在的自由载流子的至少一部分。第一掺杂区域310通过包括至少一个pn结(例如，通过二极管结构实施)连接至源电极结构。例如，外部二极管可以连接至反馈路径，或者二极管结构可以在半导体衬底外的半导体器件的多晶硅层内实施。反馈路径320能够在从晶体管布置的截止状态到导通状态的转变期间回流载流子，并且在从晶体管布置的导通状态到截止状态的转变的至少一部分期间阻挡载流子流过反馈路径。
[0061]例如，在可取决于应用的指定电压范围处增加输出电容C〇ss(和/或(^)。[〇〇62]例如，通过边缘处的适当互连p柱(例如，第一导电类型的边缘终端补偿区域)，可以在预定电压范围内增加动态输出电容(例如，图2)。动态可以表示:例如，如果电压在负的或较小的正源极-漏极电压Vds(几伏特)处开始并且不处于降压，则可以仅在电压的增加期间发生电容(最大)。
[0063]为了能够动态地实现这种电容曲线，单个柱310可以被布置为在具有p柱(和/或n 柱)的边缘处与横向延伸的P区域372分离，其中p柱(和/或n柱)基本上所有都例如通过横向延伸P区域372连接至源极区域。可以具有多个柱，它们在半导体衬底内或外相互连接(例如，如图3所示)。在一个示例中，可以选择与生成与浮置p区域310的pn结(例如，本体外延过渡，如果P标识区域372能够被耗尽)的耗尽区的距离，使得耗尽区在限定电压(例如，300V和 400V之间)处撞击浮置p区域310,从而电荷的增加量开始流出。该dQ/dU可以导致期望的Coss 增加。如果浮置P区域310在降低电压期间不那么快放电，则Cm增加仅会发生在第一截止处。因此，二极管322可以实施为放点器件(例如，图3)，其可以在导通期间近乎完整地放电处于负电压(例如，-20V至-40V)的浮置p区域。例如，在半导体表面处以第三尺寸实施浮置p 区域的接触。[〇〇64]图3示出了具有补偿边缘的半导体器件300的示例。
[0065]以上或以下描述与实施例相关联的更多细节和方面。图3所示的实施例可以包括与上面(例如，图1)或下面(例如，图3至图9)描述的所提概念或者一个或多个实施例相关的一个或多个方面相对应的一个或多个任选的附加特征。
[0066]图4示出了根据实施例的半导体器件的一部分的示意性截面图。半导体器件400的实施类似于图3所示的半导体器件的实施。然而，第一掺杂区域310通过半导体衬底内的反馈路径420连接至源电极结构。反馈路径420包括第一导电类型(例如，轻掺杂)的第二掺杂区域，其被配置为在耗尽区到达第一掺杂区域之前被耗尽。反馈路径420可包括结型场效应晶体管类的结构。例如，第二掺杂区域包括一尺寸和/或掺杂浓度，使得在晶体管布置的截止期间非常早地耗尽第二掺杂区域。以这种方式，例如，在第一掺杂区域310处捕获自由载流子的显著量，直到耗尽区到达第一掺杂区域310。例如，在半导体衬底的表面处或接近半导体衬底的表面，第二掺杂区域可以是浅掺杂区域(例如，具有小于单元补偿区域的深度的 10%的深度)。附加地或可选地，第二掺杂区域可以包括小于2*1012cnf2(或小于5*10nCnf2)的掺杂剂量。
[0067]此外，第一掺杂区域310通过导电结构414连接至电容增加结构。以这种方式，可以显著增加可通过到达第一掺杂区域310的耗尽区去除自由载流子的数量。因此，可以获得更显著的输出电容最大值。[〇〇68]例如，可以通过包括第一导电类型的至少一个其他掺杂区域412实施电容增加结构。[〇〇69]任选地，例如，第二导电类型的附加补偿掺杂区域可以定位为与第一掺杂区域相邻以能够实现部分补偿。
[0070]例如，如果向半导体器件施加最大工作电压差，贝lj第一掺杂区域310可以定位在包括最大工作电压差的20 %和80 %之间的边缘终端区域内的区域处。第一掺杂区域310通过半导体衬底内或外的导电结构414电连接至定位在边缘终端区域的包括单元区域内的区域的最大工作电压差的至少90%的电压差的区域内的电容增加结构。
[0071]此外，定位为与漏极区域362相邻的边缘终端区域内的半导体衬底的部分可以表示不具有掺杂或者具有非常低的掺杂(例如，不掺杂，轻n掺杂或者非常轻p掺杂)的本征半导体区域。
[0072]图4可以示出具有本征边缘的实施例。边缘区域可以是轻n掺杂或者接近本征。P柱可以布置在适当距离处，其可以局部被n柱(边缘的中部)补偿或者不被补偿(类似于p环边缘，例如漏电极结构与第一掺杂区域之间的柱370)。这些柱可以通过可被耗尽的p区域420 连接至源极接触。可被耗尽的P区域420可以在非常低的电压(例如，〈10V或〈5V)处被耗尽， 使得非常少的柱电荷可在Vds的增加期间通过仍然传导的区域(在增加开始)流出。(p区域 420的)耗尽之后剩余的电荷可以流出，只要耗尽区撞击柱(第一掺杂区域)。在图4的示例中，例如，在Coss处发生两个动态最大值(一个用于第一掺杂区域，一个用于漏电极结构与第一掺杂区域之间的柱370)。在导通期间可以放电连接的p区域，使得可以随后放电柱(第一掺杂区域以及漏电极结构与第一掺杂区域之间的柱370)。被耗尽区控制的p柱310可以与其他柱(例如，电压承载边缘外)连接，以增加电容。这可以以第三尺寸或者通过附加的P区域或者通过金属或其他连接来几何实现。
[0073]结合上面或下面描述的实施例提及更多的细节和方面。图4所示的实施例可以包括与结合上面(例如，图1或图3)或下面(例如，图5至图9)描述的一个或多个实施例的所提改变提到的一个或多个方面相对应的一个或多个任选的附加特征。
[0074]图5示出了根据实施例的半导体器件的一部分的示意性顶视图。半导体器件500的实施类似于图4所示半导体器件的实施例。然而，反馈路径550被实施为接近半导体衬底的边缘。例如，半导体衬底包括横向定位在单元区域510与半导体衬底的边缘之间的边缘终端区域520。边缘终端区域520可以包括边缘区域530,其是包括单元区域内的区域的最大工作电压差的至少90%的电压差的边缘终端区域的区域。换句话说，边缘区域内的半导体衬底中发生的电压相对于源极电位可以相对于漏极电压偏离小于例如施加给半导体器件500的最大源极漏极电压的10 %。
[0075]反馈路径可以包括几何形状基本等于单元补偿结构336的几何形状的部分。反馈路径包括至少一个第一导电类型(例如，轻掺杂)的第二掺杂区域540,其被配置为在耗尽区到达第一掺杂区域之前被耗尽。例如，第二掺杂区域540包括一尺寸和/或掺杂浓度，使得第二掺杂区域540在晶体管布置的截止期间非常早地被耗尽。例如，第二掺杂区域540可以包括小于单元补偿区域的横向宽度的50% (或小于30%或小于20%)的横向宽度，和/或可以包括小于单元补偿区域的垂直深度的20 % (或小于10 % )的垂直深度。[〇〇76]以上或以下描述了关于实施例的更多细节和方面。图5所示的实施例可以包括与结合上面(例如，图1至图4)或下面(例如，图6至图9)描述的所提概念或者一个或多个实施例提到的一个或多个方面相对应的一个或多个任选的附加特征。
[0077]图6A和图6B示出了根据实施例的半导体器件的一部分的示意性截面图。半导体器件600包括在半导体裸片上实施的可切换电结构620。半导体裸片包括位于半导体衬底610 内的第一导电类型的第一掺杂区域630。第一掺杂区域630被布置在半导体衬底610内，使得第一掺杂区域630在从可切换电结构620的导通状态到可切换电结构620的截止状态的转变的至少一部分期间浮置，直到耗尽区640到达第一掺杂区域630。只要耗尽区到达第一掺杂区域630,就从第一掺杂区域630中去除第一掺杂区域630内存在的自由载流子的至少一部分(参见图6A中的箭头)。此外，半导体裸片包括反馈路径650,其被配置为能够在从可切换电结构620的截止状态到可切换电结构620的导通状态的转变期间实现载流子的回流(参见图6B中的箭头)。反馈路径650被配置为在从可切换电结构620的导通状态到可切换电结构 620的截止状态的转变的至少一部分期间阻挡载流子流过反馈路径650。
[0078]可以通过实施第一掺杂区域来适应输出电容。例如，可以在期望电压处实施输出电容最大值。以这种方式，可以降低自鸣和/或EMI。
[0079]可选地，可以在用于增加电压的输出电容显著降低的低压的区域处增加输出电容 (例如，在图2的25V和50V之间)。通过在该区域中增加输出电容，可以改进切换的平滑度。
[0080]以上(例如，图1)或以下描述了实施例的更多细节和方面。图6A和图6B所示的实施例可以包括与结合上面(例如，图1至图5)或下面(例如，图7至图9)描述的所提概念或者一个或多个实施例提到的一个或多个方面相对应的一个或多个任选的附加特征。
[0081]图7示出了根据实施例的半导体器件的一部分的示意性截面图。半导体器件700包括半导体衬底710,其包括被边缘终端区域730横向环绕的单元区域720。在单元区域720与半导体衬底的边缘之间的正常工作期间，边缘终端区域730被配置为支持或阻挡施加给半导体器件700的最大工作电压差。如果最大工作电压差被施加给半导体器件700,则半导体衬底710包括位于边缘终端区域730内的包括最大工作电压差的20%和80%之间的区域处的第一掺杂区域740。第一掺杂区域740通过半导体衬底710内或外的导电结构750连接至位于边缘终端区域730的包括单元区域720内的区域(例如，源极区域)的最大工作电压差的至少90 %的电压差的区域内的电容增加结构760。
[0082]通过将半导体衬底的边缘处的结构连接至接近单元区域的掺杂区域，可以在边缘终端区域内的期望位置处实施具有大电容的掺杂区域，尽管在期望位置处只有有限的空间可用。[〇〇83] 任选地，通过第一掺杂区域740、电容增加区域760和导电结构750(连接第一掺杂区域740和电容增加结构760)构建的结构可以在半导体器件从导通状态到截止状态的转变的一部分期间电浮置或至少浮置。
[0084] 此外，任选地，电容增加结构760可以:通过至少一个第二掺杂区域来实施，其中第二掺杂区域包括与半导体衬底的环绕至少一个第二掺杂区域的半导体材料的导电类型相反的导电类型；或者通过填充有导电材料的至少一个沟槽来实施，其中该导电材料通过该沟槽内的绝缘层与半导体衬底电绝缘。
[0085]以上或以下描述了实施例的更多细节和方面。图7所示的实施例可以包括与结合上面(例如，图1至图6)或下面(例如，图8至图9)描述的所提概念或者一个或多个实施例提到的一个或多个方面相对应的一个或多个任选的附加特征。[〇〇86]图8示出了根据实施例的用于形成半导体器件的流程图。方法800包括形成半导体器件，其包括具有位于大于半导体器件的击穿电压的5%的电压处的至少一个输出电容最大值的输出电容特性。输出电容最大值大于位于输出电容最大值处的电压与半导体器件的击穿电压的5 %之间的电压处的输出电容最小值处的输出电容的1.2倍。[〇〇87]以上或以下描述了实施例的更多细节和方面。图8所示的实施例可以包括与结合上面(例如，图1至图7)或下面(例如，图9)描述的所提概念或者一个或多个实施例提到的一个或多个方面相对应的一个或多个任选的附加特征。
[0088]图9示出了根据实施例的用于形成包括在半导体裸片上实施的可切换电结构的半导体器件的流程图。方法900包括在半导体衬底内形成第一导电类型的第一掺杂区域 (910)。第一掺杂区域被布置在半导体衬底内，使得第一掺杂区域在从可切换电结构的导通状态到可切换电结构的截止状态的转变的至少一部分期间浮置，直到耗尽区到达第一掺杂区域。一旦耗尽区到达第一掺杂区域，就从第一掺杂区域中去除第一掺杂区域内存在的自由载流子的至少一部分。此外，该方法包括形成反馈路径(920)，其被配置为能够在从可切换电结构的截止状态到可切换电结构的导通状态的转变期间回流载流子。反馈路径被配置为在从可切换电结构的导通状态到可切换电结构的截止状态的转变的至少一部分期间阻挡载流子流过反馈路径。
[0089]任选地，可以如图4所示实施通过第一掺杂区域、电容增加结构760和导电结构构建的结构。
[0090]可选地，通过第一掺杂区域、电容增加结构760和导电结构构建的结构可以是从包括最大工作电压差的20%和80%之间的边缘终端区域延伸到边缘终端区域的单元区域内的区域的最大工作电压差的至少90%的电压差的区域的掺杂区域。在该示例中，在半导体衬底内实施导电结构。
[0091]以上或以下描述了实施例的更多细节和方面。图9所示的实施例可以包括与结合上面(例如，图1至图7)描述的所提概念或者一个或多个实施例提到的一个或多个方面相对应的一个或多个任选的附加特征。
[0092]—些实施例涉及用于形成半导体器件的方法，其中半导体器件包括半导体衬底， 半导体衬底包括被边缘终端区域横向环绕的单元区域。边缘终端区域被配置为在单元区域与半导体衬底的边缘之间的正常工作期间支持或承受施加给半导体器件的最大工作电压差。如果向半导体器件施加最大工作电压差，则半导体衬底包括第一掺杂区域，其位于边缘终端区域内包括最大工作电压差的20%和80%之间的区域处。第一掺杂区域通过半导体衬底内或外的导电结构电连接至电容增加结构，其中电容增加结构位于边缘终端区域的包括单元区域内的区域的最大工作电压差的至少90 %的电压差的区域内。
[0093]上面或下面描述关于实施例的更多细节和方面。
[0094]—些示例涉及具有动态Coss最大值的C〇〇1MOS?(或超结晶体管)。例如，在Coss处具有动态电容最大值的超结晶体管可以通过实施单柱(例如，在边缘处或在栅极焊盘下方)来提供，该单柱可以在阈值电压下耗尽区撞击柱时被充电并且可以在CoolMOS?的导通期间通过放电器件(例如，二极管)来放电。
[0095]例如，在本体二极管(在每个循环中)得到传导的应用中，浮置柱可以通过由本体二极管注入的空穴来放电。放电器件可以通过边缘柱外的能早期耗尽的P区域来实施，并将浮置柱与那里连接的柱连接到一起。P区域可以是接近表面区域或者非常小实施的P柱(或小点hJFET(结型场效应晶体管)也可以作为放电器件。例如，可耗尽p区域可实施一种 JFET。浮置p柱也可以位于栅极焊盘下方。代替耗尽区控制p柱，可以使用浅p区域，其可以连接至(电容)P柱或介电(沟槽)电容(例如，边缘或边缘终端区域外)。栅极可以实施为沟槽栅极。所提出的概念也可以应用于非超结晶体管。
[0096]—些实施例涉及功率半导体器件。换句话说，根据上面或下面描述的所述概念或者一个或多个实施例的半导体器件可以包括大于l〇V(例如，100V和10000V之间，或者大于 200V，大于500V或大于1000V)的击穿电压。
[0097]示例性实施例可进一步提供具有当在计算机或处理器上执行计算机程序时，用于执行上述一种方法的程序代码的计算机程序。本领域技术人员将容易理解，可以通过编程计算机来执行上述各个方法的动作。这里，一些示例性实施例还可以用于覆盖程序存储设备，例如数字存储介质，其是机器或计算机可读以及编码机器可执行或计算机可执行程序指令，其中指令执行上述方法的一些或所有动作。程序存储设备例如可以是数字存储器、磁性存储介质(诸如磁盘和磁带、硬盘驱动器)或任选为可读数字数据存储介质。又一些示例性实施例还用于覆盖被编程为执行上述方法的动作的计算机或者(现场)可编程逻辑阵列 ((F)PLA)或者(现场)可编程门阵列((F)PGA)，其被编程为执行上述方法的动作。[〇〇98]说明书和附图仅示出了本公开的原理。因此，应该理解，本领域技术人员能够得出具体化本公开的原理且包括在其精神和范围内的各种配置，尽管本文没有具体描述或示出。此外，本文引用的所有示例原则上仅用于教导的目的以帮助阅读者理解本公开的原理和发明人促进本领域技术的概念，并且不限于这些具体引用的示例和条件。此外。本文应用原理、方面和实施例的所有表述以及其具体示例用于包括等效物。[〇〇99]本领域技术人员应该理解，本文的任何框图表示具体化本公开的原理的电路的概念图。类似地，应该理解，表示各种处理的任何流程图、状态转换图、伪码等可以基本在计算机可读介质中表示，并且被计算机或处理器执行，而无论这样的计算机或处理器是否被明确示出。
[0100]此外，以下权利要求结合到【具体实施方式】中，其中每个权利要求都表示独立的实施例。虽然每个权利要求都可以表示独立的实施例，但应该注意，尽管从属权利要求可以在权利要求中表示与一个或多个其他权利要求的具体组合，但自其它实施例还可以包括从属权利要求与每个其他从属或独立权利要求的主题的组合。这里提出的这些组合，除非明确不包括具体组合。此外，还将权利要求的特征包括至任何其他独立权利要求，即使该权利要求没有直接从属于独立权利要求。
[0101]进一步注意，说明书或权利要求中公开的方法可以通过具有用于执行这些方法的每个对应动作的装置的设备来实施。
[0102]此外，应该理解，说明书或权利要求中公开的多个动作或功能的公开不构造为具体顺序。因此，多个动作或功能的公开不限于这些具体顺序，除非这些动作或功能由于技术原因不能互换。此外，在一些实施例中，单个动作可以包括或者可以分为多个子动作。这些子动作可以包括该单个动作的部分，除非明确排除。
【主权项】
1.一种半导体器件(100)，包括具有至少一个输出电容最大值的输出电容特性，所述至 少一个输出电容最大值位于大于所述半导体器件的击穿电压的5 %的电压处，其中所述输出电容最大值大于位于所述输出电容最大值的电压与所述半导体器件的 击穿电压的5 %之间的电压处的输出电容最小值处的输出电容的1.2倍。2.根据权利要求1所述的半导体器件，包括在半导体裸片上实施的可切换电结构，其中 所述半导体裸片包括位于半导体衬底内的第一导电类型的第一掺杂区域(310)，其中所述 第一掺杂区域(310)被布置在所述半导体衬底内，使得所述第一掺杂区域(310)在从所述可 切换电结构的导通状态到所述可切换电结构的截止状态的转变的至少一部分期间浮置，直 到耗尽区到达所述第一掺杂区域(310)，其中只要所述耗尽区到达所述第一掺杂区域 (310)，就从所述第一掺杂区域(310)去除所述第一掺杂区域(310)内存在的自由载流子的 至少一部分。3.根据权利要求2所述的半导体器件，其中所述半导体衬底包括被边缘终端区域横向 包围的单元区域，其中所述第一掺杂区域(310)位于所述边缘终端区域内。4.根据权利要求3所述的半导体器件，其中在正常工作期间施加给所述半导体器件的 最大工作电压差发生在所述单元区域的区域与所述半导体衬底的边缘之间，其中如果向所 述半导体器件施加所述最大工作电压差，则所述半导体衬底包括位于所述边缘终端区域内 的包括所述最大工作电压差的10%和90%之间的区域处的所述第一掺杂区域(310)。5.根据权利要求2或4所述的半导体器件，其中所述半导体裸片包括反馈路径(320， 420,550)，所述反馈路径被配置为在从所述可切换电结构的截止状态到所述可切换电结构 的导通状态的转变期间能够回流载流子，其中所述反馈路径(320,420,550)被配置为在从 所述可切换电结构的导通状态到所述可切换电结构的截止状态的转变的至少一部分期间 阻挡载流子流过所述反馈路径(320，420，550)。6.根据权利要求5所述的半导体器件，其中所述反馈路径(420,550)包括所述第一导电 类型的第二掺杂区域(540)，所述第二掺杂区域被配置为在所述耗尽区到达所述第一掺杂 区域(310)之前被耗尽。7.根据权利要求5所述的半导体器件，其中所述反馈路径(320)包括被配置为在从所述 可切换电结构的导通状态到所述可切换电结构的截止状态的转变的至少一部分(320)期间 阻挡载流子流过所述反馈路径的二极管结构(322)。8.根据前述权利要求中任一项所述的半导体器件，其中所述输出电容特性包括具有用 于增加电压和降低电压的不同输出电容的滞后回线部分。9.根据前述权利要求中任一项所述的半导体器件，其中所述输出电容特性包括位于大 于所述半导体器件的击穿电压的5%的电压处的第二输出电容最大值，其中所述第二输出 电容最大值大于位于所述第一输出电容最大值的电压与所述半导体器件的击穿电压的5% 之间的电压处的所述输出电容最小值处的输出电容的1.2倍。10.根据前述权利要求中任一项所述的半导体器件，包括半导体裸片，所述半导体裸片 包括具有所述输出电容特性的功率半导体晶体管布置。11.根据权利要求10所述的半导体器件，其中所述功率半导体晶体管布置是垂直功率 半导体晶体管布置。12.根据权利要求10或11所述的半导体器件，其中所述半导体裸片包括连接至所述功率半导体晶体管布置的栅极结构(340)的第一连接接口、连接至所述功率半导体晶体管布 置的源极结构(330)的第二连接接口以及连接至所述功率半导体晶体管布置的漏极结构 (360)的第三连接接口。13.根据权利要求12所述的半导体器件，其中所述输出电容特性表示所述功率半导体 晶体管布置的所述第二连接接口与所述第三连接接口之间的漏极-源极电容、所述功率半 导体晶体管布置的所述第一连接接口与所述第三连接接口之间的栅极-漏极电容、或者所 述功率半导体晶体管布置的所述漏极-源极电容与所述功率半导体晶体管布置的所述栅 极-漏极电容的总和。14.根据权利要求10至13中任一项所述的半导体器件，其中所述功率半导体晶体管布 置包括延伸到所述半导体衬底的单元区域内的半导体衬底中的多个单元补偿区域(336)， 其中一个或多个漂移区域(338)定位为与所述多个单元补偿区域相邻，将所述多个单元补 偿区域中的相邻单元补偿区域(336)相互分离，其中所述多个单元补偿区域的单元补偿区 域(336)包括所述第一导电类型，并且所述一个或多个漂移区域(338)包括所述第二导电类 型。15.根据权利要求14所述的半导体器件，其中所述多个单元补偿区域的单元补偿区域 (336)所包括的所述第一导电类型的每个单位面积的掺杂物的横向相加数与由一个或多个 漂移区域(338)包括的所述第二导电类型的每个单位面积的掺杂物的横向相加数偏离小于 由所述单元区域内的所述单元补偿区域(336)包括的所述第一导电类型的每个单位区域的 掺杂物的横向相加数的+/-25%。16.根据权利要求14或15所述的半导体器件，包括位于所述半导体衬底的边缘终端区 域内的所述第一导电类型的第一掺杂区域(310)，其中所述第一掺杂区域(310)包括大于所 述多个单元补偿区域的一个单元补偿区域内的掺杂原子的数量的10倍的掺杂原子的数量。17.—种半导体器件(600)，包括在半导体裸片上实施的可切换电结构(620)，其中所述 半导体裸片包括:第一导电类型的第一掺杂区域(630)，位于半导体衬底(610)内，其中所述第一掺杂区 域(630)被布置在所述半导体衬底(610)内，使得所述第一掺杂区域(630)在从所述可切换 电结构的导通状态到所述可切换电结构(620)的截止状态的转变的至少一部分期间浮置， 直到耗尽区(640)到达所述第一掺杂区域(630)，其中只要所述耗尽区(640)到达所述第一 掺杂区域(630)，就从所述第一掺杂区域(630)中去除所述第一掺杂区域(630)内存在的自 由载流子的至少一部分；以及反馈路径(650)，被配置为能够在从所述可切换电结构(620)的截止状态到所述可切换 电结构(620)的导通状态的转变期间回流载流子，其中所述反馈路径(650)被配置为在从所 述可切换电结构(6 20)的导通状态到所述可切换电结构(6 20)的截止状态的转变的至少一 部分期间阻挡载流子流过所述反馈路径(650)。18.—种半导体器件(700)，包括半导体衬底(710)，所述半导体衬底包括被边缘终端区 域(730)横向包围的单元区域(720)，其中所述边缘终端区域(730)被配置为在所述单元区 域(720)与所述半导体衬底的边缘之间的正常工作期间支持施加给所述半导体器件的最大 工作电压差，其中如果向所述半导体器件施加所述最大工作电压差，则所述半导体衬底 (710)包括位于所述边缘终端区域(730)内的包括所述最大工作电压差的20%和80%之间的区处的第一掺杂区域，其中所述第一掺杂区域(740)通过所述半导体衬底内或外的导电 结构(750)电连接至电容增加结构(760 )，所述电容增加结构位于所述边缘终端区域的包括 所述最大工作电压差的至少90%的与所述单元区域(720)内的区域的电压差的区域内。19.根据权利要求18所述的半导体器件，其中通过所述第一掺杂区域(740)、所述电容 增加结构(760)以及连接所述第一掺杂区域(740)与所述电容增加结构(760)的导电结构 (750)构建的结构是电浮置的。20.根据权利要求18或19所述的半导体器件，其中所述电容增加结构(760)通过至少一 个第二掺杂区域来实施，所述至少一个第二掺杂区域包括与所述半导体衬底的环绕所述至 少一个第二掺杂区域的半导体材料的导电类型相反的导电类型；或者所述电容增加结构 (760)通过填充有导电材料的至少一个沟槽来实施，所述导电材料通过所述沟槽内的绝缘 层与所述半导体衬底电绝缘。
【文档编号】H01L29/06GK106098744SQ201610270930
【公开日】2016年11月9日
【申请日】2016年4月27日 公开号201610270930.8, CN 106098744 A, CN 106098744A, CN 201610270930, CN-A-106098744, CN106098744 A, CN106098744A, CN201610270930, CN201610270930.8
【发明人】F·希尔勒
【申请人】英飞凌科技奥地利有限公司