一种多芯片封装结构的制作方法
【技术领域】
[0001] 本实用新型属于集成电路封装技术领域，具体涉及一种多芯片封装结构。
【背景技术】
[0002] 随着集成电路制造业的迅速发展，便携式智能产品（如智能手机、平板电脑）和可 穿戴设备（如智能眼镜、手表、手环等）占据了越来越大的市场。这些智能产品在方便我们 生活的同时也是耗电"大户"，在产品外观、功能都差不多的情况下，电池性能成为消费者选 择智能设备时的重要考量条件。
[0003] 在制造技术已经达到极限的目前情况下，如何对电源使用进行高效的管理和优 化，成为提高电池性能的关键，而高功率的电源管理1C则是电源管理技术的核心部件。
[0004] 随着智能设备市场对电源管理技术的要求越来越高，电源管理1C对高功率、高可 靠性、高使用寿命的需求会越来越凸显出来。这对电源管理1C生产的各个环节都会提出新 的要求，特别是对更高功率及更高可靠性的集成电路封装需求更迫切，传统的八引脚封装 (如图1、图2所示）已不能满足电源管理1C对高功率、高可靠性的要求。 【实用新型内容】
[0005] 本实用新型的目的是针对上述现有技术的不足，提供一种多芯片封装结构，不仅 一次能封装多片芯片，还能使封装出来的集成电路产品具有更高的压差特性。
[0006] 本实用新型解决其技术问题所采用的技术方案是：一种多芯片封装结构，包括引 线框架以及塑封于引线框架外的多个塑封体，所述的塑封体一侧依次设有第一引脚、第二 引脚、第三引脚和第四引脚，塑封体相对的另一侧依次设有第五引脚、第六引脚和第七引 脚，所述的引线框架上并排设置有多个引线单元，引线单元上设置有与塑封体相同数目且 一一对应的引脚，所述的引线单元的中部设置有两个基岛。
[0007] 所述的一种多芯片封装结构，其引线单元的第六引脚和第七引脚间隙为5. 08mm。
[0008] 本实用新型的有益效果是：由于引线框架一排设置有多个相同的引线单元，可以 一次封装多个芯片，以前需要几个封装体才可以达到的功能，采用本封装可以在一个封装 体内实现，降低了封装功耗，提高了电气性能，减小了产品体积，节约了印制电路板成本，效 益也更高；引线单元第六引脚和第七引脚间隙明显的加大，大大减小了由于间距过小而导 致的电压击穿空气产生放电现象的风险，间隙放电电压值大大提高，间隙空气击穿强度大 大降低，更能满足高功率电源管理1C的封装需求。
【附图说明】
[0009] 图1为传统的多芯片封装结构的引线框架结构示意图；
[0010] 图2为传统的多芯片封装结构的塑封体的结构示意图；
[0011] 图3为本实用新型的引线框架结构示意图；
[0012] 图4为本实用新型的塑封体的结构示意图；
[0013] 图5为本实用新型的引线框架引脚切断凸模位置示意图；
[0014] 图6为图5中A部分的局部放大图。
[0015] 各附图标记为：1 一第一引脚，2-第二引脚，3-第三引脚，4一第四引脚，5-第五 引脚，6-第六引脚，7-第七引脚，8-第八引脚，9一塑封体，10-引脚切断凸模，11 一引线 单元。
【具体实施方式】
[0016] 下面结合附图对本实用新型作进一步详细说明。
[0017] 参照图3至图6所示，本实用新型公开了一种多芯片封装结构，包括引线框架以及 塑封于引线框架外的多个塑封体9,所述的塑封体9 一侧依次设有第一引脚1、第二引脚2、 第三引脚3和第四引脚4,塑封体9相对的另一侧依次设有第五引脚5、第六引脚6和第七 引脚7,所述的引线框架上并排设置有多个引线单元11，引线单元11上设置有与塑封体9 相同数目且一一对应的第一引脚1、第二引脚2、第三引脚3、第四引脚4、第五引脚5、第六引 脚6和第七引脚7,其中引线单元11的第六引脚6和第七引脚7间隙为5. 08mm，所述的引 线单元11的中部设置有两个基岛。
[0018] 本实用新型采用混合封装方法，把原来的单芯片设计成多芯片结构，可以同时封 装多颗芯片，节约了封装成本，相较图1和图2所示的八引脚封装，少了第八引脚8,以前封 装多个芯片才可以达到的功能，采用本封装可以在一个封装体内实现，降低了封装功耗，提 高了电气性能，减小了产品体积，节约了印制电路板成本，效益也更高。
[0019] 本实用新型的封装技术实用新型了高功率七引脚双芯片封装引线框架，成品的切 筋成型模具，以及相关产品图及印制电路板的设计，特别是双芯片引线框架第六引脚6与 第七引脚7之间的间隙设计为5. 08mm，可以封装功率更高的电源管理1C。产品创新的采用 七引脚设计，相邻引脚间可以承受更大的压差，大大降低了相邻引脚高低压之间击穿空气 产生放电的风险，提高了产品的可靠性。
[0020] 高功率七引脚双芯片混合1C封装具有更好的抗高压击穿性能与更低的成本，并 具备良好的可操作性，无需增加多余的工艺步骤，可在原有的八引脚封装生产线的基础上 实现。较好地解决了不同工艺的器件芯片间的电路组合、高电压隔离、分布参数、电磁兼容、 功率器件散热等技术难题。
[0021] 高功率七引脚双芯片引线框架的设计，最主要是解决了产品微小间距下电压击穿 空气导致放电的问题，大大提高了产品的可靠性；为了提高产品抗击穿电压值，同时减小击 穿强度，在产品塑封体9外，把产品引脚设计成七个引脚，用以加大第六引脚与第七引脚之 间的间距，间距设计为5. 08mm。
[0022] 本实用新型封装技术方案的引线框架：单条框架长度为178. 308±0. 050mm，宽度 为24. 638±0. 050mm，设置了 14排安装单元（每排2个），一条框架可放置28颗1C。第六 引脚6与第七引脚7间隙设计为5. 08mm，最小击穿电压强度仅为8. 07V/dmm，解决了微小间 隙空气放电击穿问题，大大提高了产品可靠性。
[0023] 根据理论公式：间隙L大于0.4mm时，间隙放电电压U=1560+500L(V)，间隙空气击 穿强度为U/(100L)(单位V/dmm，注：ldmm=0. 01mm)。传统的八引脚封装引线框架设计中， 引线框架的第七引脚7与第八引脚8之间的间距为2. 54mm，间隙放电电压值为2830V，间隙 空气击穿强度为11. 14V/dmm。而本实用新型的引线框架设计中，所述的引线单元11上第六 引脚6与第七引脚7之间的间隙为5. 08mm，间隙放电电压值为4100V，间隙空气击穿强度只 有8.07V/dmm，大幅降低了引脚之间空气击穿的风险。
[0024] 封装体外高压与低压之间的击穿电压值
【主权项】
1. 一种多芯片封装结构，其特征在于：包括引线框架以及塑封于引线框架外的多个塑 封体（9)，所述的塑封体（9)一侧依次设有第一引脚（1)、第二引脚（2)、第三引脚（3)和第四 引脚（4)，塑封体（9)相对的另一侧依次设有第五引脚（5)、第六引脚（6)和第七引脚（7)，所 述的引线框架上并排设置有多个引线单元（11 )，引线单元（11)上设置有与塑封体（9)相同 数目且一一对应的引脚，所述的引线单元（11)的中部设置有两个基岛。
2. 根据权利要求1所述的一种多芯片封装结构，其特征在于，所述的引线单元（11)的 第六引脚（6)和第七引脚（7)间隙为5. 08mm。
【专利摘要】本实用新型公开了一种多芯片封装结构，包括引线框架以及塑封于引线框架外的多个塑封体，所述的塑封体一侧依次设有第一引脚、第二引脚、第三引脚和第四引脚，塑封体相对的另一侧依次设有第五引脚、第六引脚和第七引脚，所述的引线框架上并排设置有多个引线单元，引线单元上设置有与塑封体相同数目且一一对应的引脚，所述的引线单元的中部设置有两个基岛，引线单元的第六引脚和第七引脚间隙为5.08mm；由于引线框架一排设置有多个相同的引线单元，可以一次封装多个芯片，降低了封装功耗，提高了电气性能，引线单元第六引脚和第七引脚间隙明显的加大，大大减小了由于间距过小而导致的电压击穿空气产生放电现象的风险。
【IPC分类】H01L23-49, H01L23-495
【公开号】CN204348713
【申请号】CN201520003406
【发明人】易炳川, 刘兴波, 宋波
【申请人】广东气派科技有限公司
【公开日】2015年5月20日
【申请日】2015年1月5日