专利名称：陶瓷静电卡盘组件及其制备方法
技术领域：
本发明涉及用于制造半导体器件的陶瓷静电卡盘。
背景技术：
静电卡盘用于在各种类型的包含等离子体处理设备在内的处理设备中将半导体晶片和其它衬底固定到位。静电卡盘通常包含一个或多个导电电极，这些电极分布在电介质(绝缘)或半导性的陶瓷层下面，在这个层上可以形成一个静电夹紧电场。与机械夹紧器件不一样的是，静电卡盘允许衬底的整个表面暴露在等离子中。此外，静电卡盘更均匀地将衬底夹在基板上，使得能够更大程度地对晶片温度进行控制。
用于静电卡盘的各种电极模式是众所周知的。对于单极电极，该电极通常具有平板形式。对于双极电极，分立电极以半圆盘方式排列，或以内圆盘方式和外环面方式排列。这种类型的双极卡盘的例子在Tomaru等人(美国专利6,071,630)和Logan等人(美国专利5,055,964)的专利中公开过。还提出了其中以梳状方式排列电极的电极模式。例如，参见Barnes等人(美国专利5,207,437)的专利。其它模式在Shufflebotham等人(美国专利5,838,529)和Logan等人(美国专利5,155,652)的专利中公开。
利用陶瓷材料的静电卡盘装置在美国专利5,151,845；5,191,506；5,671,116；5,886,863；5,986,874；6,028,762；6,071,630；6,101,969和6,122,159中公开。陶瓷ESC通常使用多层陶瓷封装工艺来进行制作。多层陶瓷封装工艺涉及在陶瓷生坯片上印刷耐火金属图案，将这些坯片组装成叠片并共烧成最终的组件。例如参见美国专利4,677,254；4,920,640；5,932,326；5,958,813和6,074,893。各种用于陶瓷衬底的金属化混合物已在美国专利4,381,198；4,799,958；4,806,160；4,835,039；4,861,641；4,894,273；4,940,849；5,292,552；5,932,326和5,969,934中公开。
因为通常在很高的温度下进行陶瓷ESC的烧结，电极材料和陶瓷材料之间的热膨胀系数的差异会引起卡盘中的内应力增加。这些内应力会导致陶瓷ESC的翘曲，或在某些情况下，甚至会导致陶瓷ESC的实际损伤。因此，本领域需要一种在陶瓷ESC制备期间克服与内应力增加相关的翘曲和其它问题的技术。
并且，因为用于生成等离子区和在衬底上加偏压的射频(RF)功率通常被施加到ESC夹紧电极下的分立电极，因此在这种情况下期望使夹紧电极的RF透射度达到最大值。
发明内容
在本发明的第一个实施例中，提供了一种烧结陶瓷静电卡盘装置。该卡盘装置包含嵌入在无缝单块烧结陶瓷体中的静电夹紧电极。该夹紧电极至少包含一种图案的基本平坦的导电材料，其中电极图案中最大直线长度是1.0英寸。在本发明的优选实施例中，电极图案的最大直线长度是0.25英寸。电极图案可以包括单个导电图案，或至少两个电隔离的导电材料图案。
还提供了制备上述烧结陶瓷静电卡盘装置的方法。该方法包括下列步骤提供包括处于生坯状态的陶瓷材料的第一层；在第一层的第一主面上形成至少一条导电材料的图案；提供包括处于生坯状态的陶瓷材料的第二层；将第二层装配在第一层的第一主面上；共烧第一层和第二层以形成带有嵌入电极层的单块无缝烧结陶瓷体。由于所使用的电极图案的特性，在烧制之后烧结的电极层保持基本平坦。在上述提出的方法的优选实施例中，形成步骤包括用含有导电材料颗粒的浆料形成图案，并且共烧步骤包括烧结导电材料颗粒以形成烧结夹紧电极。
还提供了在包含前述静电卡盘装置的处理室内处理衬底的方法。该方法包括下述步骤将衬底静电夹紧到静电卡盘装置上，和处理该衬底。该方法还可以包含通过静电卡盘装置耦合至少一个频率的RF能量，以产生靠近衬底的暴露表面的等离子，并利用等离子对该衬底进行处理的步骤。
在本发明的第二个实施例中，提供了用于在半导体处理室中支撑半导体衬底的静电卡盘装置。该卡盘装置包含一个电绝缘或半导性材料体，其具有支撑表面，在其上可以静电夹紧半导体衬底；和适于将该衬底静电夹紧在支撑表面上的夹紧电极。该卡盘装置还包含下部电极，其适于耦合射频能量通过夹紧电极，并且进入被夹紧到支撑表面上的衬底附近的开放空间中。在这个静电卡盘装置的第一个实施例中，夹紧电极具有使其对射频能量到等离子室的耦合高度通透的电阻系数(resistivity)。在这个静电卡盘装置的第二个实施例中，当对其施加射频功率时，射频能量基本均匀地分布在下部电极上，并且夹紧电极在与支撑表面平行的方向具有充分高的横向射频阻抗，使得耦合通过夹紧电极并且进入等离子室的射频功率基本均匀地分布在衬底支撑表面上。
还提供了在上述包含静电卡盘装置的处理室内处理半导体衬底的方法。该方法包含将衬底静电夹紧到静电卡盘装置上，和通过该静电卡盘装置耦合至少一个频率的RF能量的步骤。
图1A-D示出的是现有技术的制备烧结陶瓷ESC的方法所涉及的步骤，其中图1A示出的是装配前的卡盘部件，图1B示出的是烧结前装配到一起的部件，图1C示出的是烧结后处于变形状态的陶瓷卡盘，图1D示出的是对外表面进行打磨以恢复平坦后的卡盘；图2A-C示出的是本发明制备烧结陶瓷ESC所涉及的步骤，其中图2A示出的是装配前的卡盘部件，图2B示出的是烧结前装配在一起的部件，图2C示出的是烧结后最终形状的卡盘；图3A示出的是根据本发明一个实施例的电极图案的俯视图，图3B示出的是图3A中的一个细部结构；图4A示出的是根据本发明的第二电极图案的俯视图，图4B示出的是图4A中的一个细部结构；图5示出的是根据本发明的静电卡盘结构的一个实施例，其中DC夹紧电压和RF功率都作用在嵌入陶瓷体中的单一电极上；图6示出的是根据本发明的静电卡盘结构的第二实施例，其中DC夹紧电压和RF功率都作用在嵌入绝缘体或半导体内的分立电极上；图7示出的是根据本发明的静电卡盘结构的第三实施例，其中DC夹紧电压作用在嵌入绝缘体或半导体内的夹紧电极上，RF功率作用于与衬底支撑表面相反的体表面上形成的下部电极上；图8示出的是根据本发明的静电卡盘结构的第四实施例，其中DC夹紧电压作用于嵌入绝缘体或半导体内的夹紧电极上，RF作用于该体下面的下部电极上。
具体实施例方式
在制备静电卡盘时，希望使卡盘的衬底支撑表面和埋入其内的任何电极结构保持平坦和平行。卡盘的不平坦会引起例如晶片与卡盘表面机械接触不良，使得夹紧力不足的问题。不平坦也会导致在等离子体处理期间电耦合(静电和RF)的不均匀。卡盘厚度和电极平坦度的不均匀也会引起电容的局部改变。在进行衬底的等离子处理期间，这些改变可能导致对所处理的衬底的夹紧力不足、刻蚀或沉积不均匀，甚至会导致对所处理衬底的损伤。
烧结陶瓷卡盘常常用来进行半导体处理。烧结陶瓷ESC通常由含有埋植其内的至少一个电极层的陶瓷圆盘构成。烧结陶瓷卡盘通常使用多层陶瓷封装工艺进行制备，其中导电耐火金属图案使用导电浆料或油墨被印刷在一个或多个陶瓷生坯片上。通过在第一层生坯片上面铺上第二层生坯片并且共烧该组件，将导电图案夹在中间。在烧制期间，生坯片内的陶瓷颗粒经过烧结以形成单块无缝陶瓷体。浆料中的导电颗粒也经过烧结以形成嵌入电极层。
在制备期间，在烧结陶瓷卡盘中形成的内应力可导致卡盘的翘曲。这些内应力的主要起因是卡盘体的陶瓷材料和电极材料的热膨胀系数(CTE)之间的差异。由这些CTE差异所诱导出的应力可导致烧结出的卡盘的变形或损伤。本发明人已经发现通过使用精细分开的夹紧电极图案，能够在烧制期间减少陶瓷卡盘的翘曲的趋向。因此本发明的第一个实施例的目的是在制备烧结陶瓷ESC所遭受的高温期间使用减少ESC翘曲趋向的ESC电极图案。
在各种等离子处理过程中，能够用下部电极或基板提供RF功率，以在衬底上方的开放空间产生等离子，和/或使RF偏置功率耦合通过ESC以到达等离子。在RF能量耦合通过夹紧电极的那些结构中，可能期望提供一个对RF能量高度通透的ESC。常规静电卡盘使用例如在连续图案中使用的高纯度钨的高导电夹紧电极材料。然而，这些导电夹紧电极能够干扰RF耦合，因此导致不均匀的处理，甚至导致所处理的衬底的损伤。因此，本发明的第二个实施例的目的是通过增加电阻系数和/或相反地，提高夹紧电极的横向阻抗，改进当RF功率耦合通过夹紧电极时的RF耦合均匀性。
按照本发明的第一个实施例，提供一个在制备期间减少烧结陶瓷静电卡盘装置翘曲的方法。该方法包括使用精细分开的夹紧电极图案，它适用于单极和双极图案。精细电极图案的使用减少了烧结期间形成的内应力，这些内应力可导致卡盘的变形和/或损伤。
图1举例说明的是在具有嵌入电极的常规陶瓷ESC烧结期间出现的翘曲。图1A示出的是组装前的部件，其中夹紧电极图案层2被布置在第一陶瓷生坯片4上，生坯片4通过烧结与第二陶瓷生坯片6接合。图1B示出的是烧结前的组装部件，其中第一陶瓷生坯片4和第二陶瓷生坯片6之间夹有电极图案层2。电极图案层2包括一个导电材料的图案，通过例如丝网印刷的方法将该材料作为导电颗粒的浆料涂覆在生坯片上。
图1C示出的是烧结后图1B的组装部件的横截面图。可以看出，电极8被嵌入到烧结后的陶瓷体10中。如图1C中所见，烧结后的陶瓷ESC已经变得翘曲或窿起。翘曲的卡盘必须经受研磨和抛光工序来恢复烧结后卡盘的上表面的平坦。然而，这项额外的步骤增加了制备卡盘的成本。而且，即使在研磨外表面使之平坦之后，已经变得翘曲的内部电极结构将不再与上表面保持平行。这种效应可以在图1D中看到，其中示出了在经过外表面研磨工序以恢复平坦之后的翘曲烧结陶瓷卡盘。作为研磨工序的结果，卡盘的电极8与卡盘的上、下表面12、14之间的距离在卡盘的表面发生变化。当陶瓷盘被制成很薄以利于热和RF功率的传导时，这种效应尤为显著。
图2示出了在形成根据本发明一个实施例的烧结陶瓷卡盘时所涉及的步骤。图2A示出的是组装前的部件，其中本发明的夹紧电极图案层20被布置在第一陶瓷生坯片22上，第一陶瓷生坯片与第二陶瓷生坯片24接合。烧结前的组装卡盘部件如图2B所示，其中第一陶瓷生坯片22和第二陶瓷生坯片24之间夹有电极图案层20。电极图案层20包含导电条的精细图案。该导电条可以由通过例如丝网印刷的方法涂敷的导电颗粒的浆料来制成。然而，也能够使用其它形成电极图案的方法。图2C示出的是本发明的ESC在烧结后的横截面图。现在生坯片已经变成具有嵌入电极层28的单块无缝烧结陶瓷体26。然而，由于所使用的精细电极图案，在烧结工序之后，陶瓷ESC的主外表面能够保持基本平坦，而且嵌入电极保持基本平面。
只要电极图案的最大直线段长度不大于1.0英寸，所使用的精细电极图案的具体结构就不那么重要。即，在本发明的精细电极图案中，没有任何大于1.0英寸的直线段能够以任何方向在电极图案的任何连续部分上延伸。更适宜的是，没有任何长度大于0.5英寸的直线段，甚至更适宜的是，没有任何大于0.25英寸的直线段能够以任何方向在电极图案的任何部分上延伸。
本发明的示例性电极图案如图3A和3B、图4A和图4B所示。图3A示出的是本发明的双极电极图案的俯视图。该电极包括第一电极30和第二电极31。第一电极30包括一个径向取向的线段32，在图案中心排列的圆盘部分33，和多个C形环部分34，其排列在电极的直线段32的两侧，以预定间隔定位并且具有不同的直径，从而围绕圆盘部分33。第二电极31包括径向取向的直线段36，多个C形环部分37，其以预定间隔定位，具有不同的直径，在电极的直线段36的两侧以C形延伸，并且与第一电极的多个C形环部分交错。而且，第二电极31包括连接到直线部分的外边缘以形成该电极的最外围部分的圆环部分38。如图3B中的细节所示，电极具有其中形成的裂缝39来防止应力的产生。裂缝39在条的每个边上交替地形成。而且，一个电极中的某些裂缝与另一个电极中的邻近裂缝对齐。这些裂缝将每个电极分成段，某些段只在一端上与邻近段连接，而另一些段在其两端与邻近段相连。裂缝39的排列使得电极的最大直线长度是1.0英寸或者更小，更适宜的是0.5英寸或者更小，甚至更适宜为0.25英寸或者更小。
图4A和4B中的电极图案是单极图案，包括具有单向取向电极段44的多个精细分开的组40，其中组40中的每一段44都与邻近段相连。该组的内段在其中交替端与相邻段连接。如图所示，窄的直缝(裂缝)42将电极的邻近段44分离开来。相邻组40的段44的方向是相互垂直的。此外，一组中的某些段沿其侧边缘通过连接46与邻近组的其它段的端部相连。
图3和4中所示的图案仅是本发明的可用于构造精细分开的电极图案的图案中的代表。本发明的电极图案可以用短互连段的重复图案组成，重复图案在整个卡盘体上均匀地延伸，或在卡盘体上形成沿径向、圆周方向和/或相互平行方向延伸的条状部分，段被排列成最大直线长度为1.0英寸或者更小，更适宜的是0.5英寸或者更小，甚至更适宜的是0.25英寸或者更小。可以修改常规电极图案以得到本发明的精细分开的电极图案。例如，可以对这种电极图案进行修改，使得任何不满足上述标准的直线段或曲率半径很大的段均使用裂缝或某种其它手段进行分裂来防止内应力的产生。
电极条的宽度最好为0.25英寸或更小，更适宜的是0.125英寸或更小。电极条间的间隔不关紧要。为了使电极的总暴露面积最大以提高夹紧力，通常希望使电极间的间隔最小。最小间隔可能受到用来形成电极图案的技术，例如用于形成图案的印刷工艺的制约。通过使用丝网印刷工艺，能够得到小于0.3mm的间隔。
在烧结期间卡盘的变形量不仅受到烧结期间产生的应力大小的影响，而且还受到烧结陶瓷卡盘抗变形能力的影响。因此，除上述提到的CTE差异之外的各种因素会影响卡盘的翘曲。这些因素包含在烧结期间使用的处理条件(特别是温度)、陶瓷材料的弹性系数，和例如卡盘厚度和相对于卡盘主表面(厚度方向)的电极位置的几何因素。因此，如果该电极靠近卡盘的主外表面之一的程度胜于其它主外表面，通过烧结在卡盘中引起的应力将比电极位于中心部分的情况更易于产生翘曲。然而，即使电极位于中心部位，仍然会出现某种翘曲。而且，也希望在烧结期间减少应力来防止卡盘在烧结期间受到损伤。烧结期间所产生的剩余应力会最终导致陶瓷衬底破裂或电极层的剥离。
可以将所发明的电极设计与图5-8中的各种衬底支撑结构结合起来。
图5示出了一个实施例，其中用夹紧电极50提供RF能量。如图5所示，将DC和RF能量提供给匹配网络/DC滤波器54，其输出被提供给电极50。电极50嵌入到绝缘体或半导体52中。对于这种结构，电极一般被设计为充分导电并且较厚，使得RF功率不产生显著的热量。
图6和7示出了RF功率被提供给夹紧电极下面的第二电极(RF电极)的实施例。在图6中，第二电极62和夹紧电极60都被嵌入在绝缘体或半导体64中。在图7中，夹紧电极70被嵌入在绝缘体或半导体74中，第二电极72在卡盘的相对于衬底支撑表面的表面上形成。
图8示出了可选的实施例，其中RF功率被提供具有基板82的形式的电极，该电极在嵌入绝缘体或半导体84中的夹紧电极80的下面。
本发明的静电卡盘改进了电极的平坦度，这种改进的平坦度对使用期间在卡盘上形成的夹紧电位的空间均匀性产生有利的影响。电极平坦度对于库仑(Coulombic)(完全绝缘)类型的卡盘尤其重要，其中电极上电介质层的厚度直接决定了使用期间卡盘上形成的夹紧电位。在Johnson-Rahbek(“J-R”)半导化设计中，静电荷向卡盘的夹紧表面移动，因此时间渐进的夹紧电场不直接与实际的电介质厚度有关。然而，对于J-R卡盘，会存在瞬变效应，其中当静电荷的重新分布(例如在卡盘的初始功率提供或解除卡盘夹紧期间)受到电极上陶瓷层的电介质厚度的影响时，出现这种效应。这些效应对于得到快速和均匀的晶片释放而言是显著的。因此对于库仑和半导化的J-R卡盘设计而言，电极平坦性都是期望的。
根据本发明的第二个实施例，提供一种ESC，其中当RF功率耦合通过夹紧电极并且进入正在处理的衬底上的开放空间时，能够改进RF耦合均匀性。本发明的这个实施例可以用于图6-8所示的卡盘结构。
如果夹紧电极材料的电阻系数较高(relatively resistive)，使得电极厚度远小于有关频率处的透入深度，就可以获得RF的通透性。透入深度是这样一点，即当施加的电场穿入材料中的该点时，电场被减弱1/e的系数。透入深度与传导率的平方根的倒数和频率的平方根的倒数成比例。因此，更高的传导率和更高的RF频率会使透入深度更低，因此也使RF通透性更低。于是，通过减少夹紧电极的传导率，对于给定的电极厚度，能够提高RF的通透性。
由例如钨，钼或钽的高导电性材料制成的常规ESC电极会妨碍RF能量穿透其中。对于常规ESC，导电夹紧电极基本上能够电容性耦合到RF电极或基板上。由于常规夹紧电极导电性高，“耦合”到夹紧电极的RF能量在夹紧电极内空间上重新进行分布。以这种方式，夹紧电极就像是一个RF的等电位面。因此常规ESC的ESC电极能够被视为RF电极或基板和反应室之间的一块浮板。作为这些效应的结果，局部RF电流密度可取决于夹紧电极和卡盘上表面之间的距离(d)。常规静电卡盘中通常存在的这种距离的空间变化因此可导致通过卡盘的不均匀RF耦合。
当夹紧电极形成等电位面时，RF能量可以视为从夹紧电极耦合，而不是在RF电极下耦合。因此，进入等离子反应器的RF耦合的分布取决于夹紧电极和卡盘上表面(电容与电介质的厚度成反比)之间的距离(d)。于是，RF耦合的均匀度取决于厚度(d)的空间均匀性。因为RF能量往往会通过电容高的区域，ESC夹紧电极的任何厚度(d)的不均匀均会引起进入反应器的RF耦合的不均匀性。
本发明者已经发现，RF耦合均匀性可以通过下列方法进行改进1)增加夹紧电极的电阻系数；和/或2)通过例如将电极变薄的其它手段来增加夹紧电极的横向阻抗。
增加夹紧电极的电阻系数使得夹紧电极对要耦合穿过其中的RF能量变得更易穿透。因此，夹紧电极的电阻系数越高，由RF电极“耦合”到夹紧电极的RF能量就越少。第二点，通过增加夹紧电极的横向阻抗，从RF电极“耦合”到夹紧电极的任何RF能量在夹紧电极平面上进行重新分布的可能性就越小。而且，通过增加横向电阻，不管夹紧电极相对于卡盘的夹紧表面是平坦还是不平坦，都能够通过夹紧电极获得RF能量到等离子的均匀耦合。
可以通过各种办法增加夹紧电极的电阻系数，这些办法包含(1)将高电阻系数的材料用于夹紧电极；(2)将例如氧化铝的电绝缘材料掺入例如钨的常规导电材料；(3)将多孔性引入夹紧电极。通过增加电极的电阻系数也能够增加横向阻抗，或可选地，通过提供具有增加电极路径长度的精细分开的或螺旋图案的形式的夹紧电极。
作为例子，通过使用由包括导电金属和非导电填充物的混合物的电极材料制成的ESC夹紧电极，可以在夹紧电极中获得较高的RF通透性和较高的横向阻抗。因此，通过将例如氧化铝的电绝缘填充物掺杂进例如钨，钽，钼，铌等等的耐火导电金属，所得到的混合物的电阻系数可以显著增加。例如，掺入45％剂量的氧化铝的钨可具有为纯钨电阻系数的接近1000倍的电阻系数。因此，由这种材料制成的电极的透入深度比常规钨电极的透入深度大30倍，并且对于给定的电极厚度，与通过具有同样形状和尺寸的常规导电电极的RF能量相比，通过高电阻系数电极的RF能量明显增多。此外，电阻系数的任何增加同样会使夹紧电极的横向阻抗增加。
也可以通过在电极中引入多孔性来增加电极的电阻系数。通过将某种已知的空隙形成添加剂加入到浆料混合物中，在烧结期间可以在耐火金属浆料中生成多孔结构。
在本发明中，ESC夹紧电极最好具有至少大约为1的表面电阻系数，并且电阻系数为至少大约10欧姆/平方会更好。通过将电极的体积电阻系数除以电极厚度，可以根据体积电阻系数导出表面电阻系数。在本发明的优选实施例中，夹紧电极由包含绝缘或半导陶瓷的耐火金属玻璃料(例如，氧化铝)和10wt.％至80wt.％的耐火金属(例如钨)制成。在进一步的优选实施例中，耐火金属玻璃料含有30wt.％至50wt.％的耐火金属。
精细分开的夹紧电极图案可以用于增加夹紧电极的横向阻抗，从而增加RF耦合的空间均匀性。因为电极材料条的线宽度变得更细，并且电极图案变得更加精细分开和/或曲折(例如，具有如图3和图4所示的交替裂缝)，夹紧电极的横向阻抗就会增加。横向阻抗基本上与电极图案上不同点之间的传导路径的距离(路径长度)成比例。通过使用精细分开的图案，夹紧电极上两点之间的路径长度或距离将增加，因此导致横向阻抗的增加。
因为夹紧电极基本上对RF能量是通透的，RF耦合的均匀性可受到夹紧电极之下的RF电极的平坦性和均匀性的影响。因此，在优选实施例中，RF电极既是基本平坦的，又是RF的良导体。在进一步的优选实施例中，RF电源和RF电极之间的连接足以提升RF电极上RF能量分布的空间均匀性。RF均匀性可受到RF电源到RF电极的连接的数量、大小和位置的影响。在优选实施例中，RF电极是高导电材料的连续无断裂层。在进一步的优选实施例中，使用单一连接将RF功率施加到RF电极的中心区域，来改善电极表面上的RF能量分布。
本发明的静电卡盘体可以由任何合适的绝缘材料或半导材料制成。合适的材料包括陶瓷、聚合物(例如聚酰亚胺)和人造橡胶(例如硅橡胶)。而且，夹紧电极和衬底支撑表面之间的绝缘层可以由相同材料或与卡盘体的其它部分不同的材料制成。
在优选实施例中，本发明的静电卡盘是陶瓷静电卡盘。通过将之间夹有电极图案的陶瓷生坯片烧结在一起以提供单块无缝体，可以制成陶瓷卡盘。可选地，电极图案可以布置在第一预烧制陶瓷层上，然后可将附加陶瓷材料覆在电极层上。例如，陶瓷材料可以粘合在其间夹有ESC电极的预烧制陶瓷层上。可选地，夹紧电极层可以布置在预烧结的致密层，和通过例如CVD，溅射或诸如热喷射的其它技术(例如等离子或火焰喷射)沉积其上的陶瓷，聚合物或其它绝缘或半导材料层上。
可以通过各种方法形成电极图案。例如，可以沉积导电材料的连续层并且选择性地去掉导电材料来形成电极图案。选择性去除可以通过干蚀法(例如激光、等离子等等方法)或湿蚀法(例如酸、化学等等方法)，或通过例如喷砂、研磨等等的机械方法来完成。可选地，可以通过在期望图案中选择性沉积导电材料来形成电极图案。在本发明的优选实施例中，通过任何适合的技术以含有导电材料颗粒的浆料或油墨的形式涂敷电极。例如，可以在陶瓷生坯片上将浆料丝网印刷成所希望的图案。适合的导电颗粒的例子包括例如钨、钼、钽、铌和钛的金属，和例如氮化钛的导电陶瓷。浆料可以包括例如烧结酸的已知添加剂。
本发明的静电卡盘可以是Johnson-Rahbek(“J-R”)型半导陶瓷卡盘或库仑(完全绝缘)型卡盘。对于库仑(完全绝缘)型卡盘，电极上面的陶瓷层可以做得相对很薄(例如，0.2至0.3mm或者更薄)，以便以实际电压提供足够的夹紧电场。然而，对于J-R卡盘，因为半导陶瓷允许电荷向卡盘的表面移动，从而减少电介质层的有效厚度，所以电极上面的层可以做得非常厚(例如可以达到1mm)。在J-R卡盘的情况下，ESC夹紧电极一般具有足够低的电阻以控制电介质泄漏，从而使得卡盘能够足够快地卡住和松开。不希望在库仑(完全绝缘)卡盘或J-R卡盘中使用电阻系数过高的ESC夹紧电极。在任一种卡盘中，由于RC时间常数很大，也许会出现令人不可接受的卡住/松开次数。在J-R卡盘的情况下，泄漏电流泄漏电荷的速度可能快于电极能够提供电荷的速度，使得不能获得足够和均匀的夹紧力。因此，希望能够在J-R卡盘的RF通透能力(高电阻系数)和维持期望水平的夹紧电极电介质泄漏需求之间达到平衡。
用于本发明的ESC组件中的陶瓷材料可以是任何合适的陶瓷材料。适合的材料包括用于J-R卡盘的高电阻系数的金刚砂，和用于完全绝缘卡盘的氧化铝，和氮化铝，和掺杂有二氧化钛的氧化铝。对于半导(J-R)卡盘，陶瓷材料最好具有1×1011至1×1012欧姆/厘米范围内的电阻系数，应当理解，电阻系数随温度和所施加电压的测量条件的变化而变化，例如在20℃，每毫米电极厚度4000伏特的条件下。
通过一个或多个导线或其它合适的、包括在陶瓷中形成的金属通孔的结构向夹紧电极供电。这些通孔可以通过多层陶瓷封装技术中已知的技术来形成。例如，参见授权给Husain的、联合拥有的美国专利5,880,922。例如，可以陶瓷生坯片中打孔并且在烧结前填充导电浆料。卡盘也可以含有用于起模针的开口和通道以允许热传导气体被提供到卡盘表面。卡盘表面也可以包含现有技术中已知的用于热传导气体的分布的表面凹槽和沟道。卡盘还可以包含额外的陶瓷和金属化层。可以在ESC中提供的其它金属化层包含用于加热或用于独立使用RF功率的电极。
例如硅粘合剂的高温聚合物粘合剂层可以用于将陶瓷ESC粘合到下面的支撑或基电极上。然而，也可以使用本领域已知的其它技术，例如铜焊技术将ESC与下面的支撑层接合在一起。
尽管已经结合本发明的优选实施例对本发明进行了说明，然而本领域的技术人员会理解，在不背离所附权利要求中定义的本发明的实质和范围的前提下可以对本发明进行这里没有具体说明的添加、删除、修改和取代。
权利要求
1.一种烧结陶瓷静电卡盘装置，包括嵌入无缝单块烧结陶瓷体中的基本平坦的静电夹紧电极，该夹紧电极包含至少一个图案的导电材料；其中该电极图案中的最大直线长度为1.0英寸。
2.如权利要求1所述的卡盘装置，其中电极图案中的最大直线长度是0.25英寸。
3.如权利要求1所述的卡盘装置，其中夹紧电极包含形成单极电极结构的单个导电图案。
4.如权利要求1所述的卡盘装置，其中夹紧电极包含形成双极电极结构的至少两个电隔离图案的导电材料。
5.如权利要求1所述的卡盘装置，其中陶瓷材料包含绝缘或半导材料。
6.如权利要求1所述的卡盘装置，其中电极包含精细分开的电极图案，该图案包括被从电极外围向内延伸的裂缝分隔的电极段的重复图案。
7.如权利要求1所述的卡盘装置，其中电极层接近烧结陶瓷体的主外表面之一的程度胜于接近其它主外表面的程度。
8.如权利要求1所述的卡盘装置，其中电极层与陶瓷体的每个主外表面近似等距。
9.如权利要求3所述的卡盘装置，其中导电材料的图案排列为多个小的梳状组。
10.如权利要求4所述的卡盘装置，其中每个电极包含多个小的梳状组。
11.如权利要求10所述的卡盘装置，其中一个图案的至少一个梳状组与其它图案的至少一个梳状组相互交错。
12.如权利要求1所述的卡盘装置，进一步包含射频驱动导电基板，其被固定到烧结陶瓷体的底部表面。
13.一种在包括如权利要求1所述的静电卡盘装置的处理室内处理半导体衬底的方法，所述方法包括步骤将衬底静电夹紧到静电卡盘装置；和处理该衬底。
14.如权利要求13所述的方法，还包括步骤将至少一个频率的RF能量耦合通过静电卡盘装置，以产生邻近衬底的暴露表面的等离子；和用该等离子处理该衬底。
15.如权利要求14所述的方法，其中处理室是等离子刻蚀室，并且处理步骤包括用等离子刻蚀衬底。
16.如权利要求13所述的方法，还包括将DC电源提供给夹紧电极，以在静电卡盘装置表面上产生静电夹紧电位。
17.如权利要求13所述的方法，还包括将处理气体提供给处理室，以及将射频能量耦合到该室内，从而将处理气体激发到等离子态，其中衬底包括在处理步骤期间进行等离子刻蚀的硅晶片。
18.一种制造如权利要求1所述的陶瓷静电卡盘装置的方法，包括步骤提供包括处于生坯状态的陶瓷材料的第一层；在第一层的第一主表面上形成至少一条导电材料的图案；提供包括处于生坯状态的陶瓷材料的第二层；将第二层装配在第一层的第一主表面上；和共烧第一层和第二层以形成具有嵌入电极层的单块无缝烧结陶瓷体。
19.如权利要求18所述的方法，其中形成步骤包括通过含有导电材料颗粒的浆料形成图案，并且共烧步骤包括对导电材料颗粒进行烧结以形成烧结夹紧电极。
20.如权利要求18所述的方法，其中第一层和第二层是陶瓷生坯片。
21.一种在半导体处理室中用于支撑半导体衬底的静电卡盘装置，包括具有支撑表面的绝缘或半导材料体，在所述支撑表面能够将半导体衬底静电夹紧；夹紧电极，适合于将半导体衬底静电夹紧到支撑表面的；和下部电极，适合于将射频能量耦合通过夹紧电极并且进入夹紧到支撑表面的衬底附近的开放空间；其中(a)夹紧电极具有足够高的电阻系数，使得该夹紧电极对进入等离子室的射频能量的耦合具有高通透性；并且/或者(b)夹紧电极在与支撑表面平行的方向具有高横向射频阻抗，使得耦合进入等离子室的射频功率在衬底支撑表面上基本均匀地分布。
22.如权利要求21所述的静电卡盘装置，其中夹紧电极具有大约10欧姆/平方或更大的表面电阻系数。
23.如权利要求21所述的静电卡盘装置，其中夹紧电极包含至少一个图案的导电材料，并且该图案的最大直线长度为1.0英寸。
24.如权利要求21所述的静电卡盘装置，其中夹紧电极是连续的无断裂薄膜。
25.如权利要求21所述的静电卡盘装置，其中夹紧电极位于所述陶瓷体内，并且下部电极或者位于陶瓷体内，或者接合到与衬底支撑表面相对的体表面上。
26.如权利要求21所述的静电卡盘装置，其中夹紧电极位于陶瓷体内，并且下部电极包括基板。
27.如权利要求21所述的静电卡盘装置，其中静电卡盘装置位于等离子处理室内。
28.如权利要求21所述的静电卡盘装置，其中夹紧电极包括烧结的绝缘或半导陶瓷材料浆料，所述材料包括10wt.％至80wt.％的耐火金属。
29.如权利要求21所述的静电卡盘装置，其中夹紧电极包括烧结的绝缘或半导陶瓷材料浆料，所述材料包括30wt.％至50wt.％的耐火金属。
30.一种在包括如权利要求21所述的静电卡盘装置的处理室中处理半导体衬底的方法，所述方法包括步骤将该衬底静电夹紧到静电卡盘装置上；和将至少一个频率的射频能量从下部电极耦合通过静电卡盘装置；其中夹紧电极的电阻系数使得夹紧电极的厚度基本上小于射频能量的频率处的透入深度。
31.如权利要求30所述的方法，其中射频能量产生邻近衬底的暴露表面的等离子，并且/或者偏置该衬底，该方法进一步包括用该等离子处理该衬底的步骤。
32.如权利要求30所述的方法，其中夹紧电极包括以足够窄的和/或足够长的图案分布的电极材料，以便至少10倍于相同电极材料平坦薄片地提高点到点电阻系数。
全文摘要
烧结陶瓷静电卡盘装置(ESC)包含嵌入在陶瓷体内的图案化的静电夹紧电极，其中夹紧电极至少是一条按精细图案排列的烧结导电材料。由于使用的电极图案的精细度，减少了在ESC制备期间所产生的应力，使得夹紧电极在烧结工序完成之后能够充分地保持平坦。所得到的ESC允许改进夹紧均匀性。另一种ESC包含一个绝缘或半导体和一个夹紧电极，该夹紧电极具有高电阻系数和/或高横向阻抗。当RF能量从下面的RF电极耦合通过夹紧电极时，该静电卡盘装置还改善了RF耦合的均匀性。RF电极可以是一个分立的基板，或者是卡盘的一部分。ESC可以用于在等离子处理设备中支撑例如半导体晶片的半导体衬底。
文档编号H02N13/00GK1529908SQ02814330
公开日2004年9月15日 申请日期2002年6月10日 优先权日2001年6月28日
发明者中岛主, 尼尔·本杰明, 本杰明 申请人:兰姆研究公司