专利名称：驱动外部fet的半导体集成电路及具备其的电源装置的制作方法
技术领域：
本发明涉及半导体集成电路及电源装置，尤其涉及驱动外部FET的半 导体集成电路及电源装置。
背景技术：
如今正在开发用于驱动外部FET (Field Effect Transistor)的FET驱动 电路。例如在特开2000—201475号公报、特开2004—88245号公报和特 开2003—235251号公报(专利文献1 3)中公开了对晶体管进行切换控 制的驱动电路。
上述现有的驱动电路具备切换外部FET的导通状态以及截止状态的 切换控制电路，切换控制电路例如采用组合了N沟道MOS (Metal Oxide Semiconductor)晶体管以及P沟道MOS晶体管的电路。
另夕卜，在集成了 FET驱动电路的FET驱动IC (Intergrated Circuit)中， 在发生外部端子短路等异常的情况下，为了防止大电流流入外部FET而破 坏外部FET或外部FET的次级的电路，从而进行以下控制使切换控制 电路中的N沟道MOS晶体管以及P沟道MOS晶体管中的任意一个导通， 且使另一个截止，使外部FET截止。
但是，在与切换控制电路的输出连接的外部端子与接地电位或电源电 位等短路的情况下，即使能使外部FET截止，也存在切换控制电路中的导 通状态的MOS晶体管中流入大电流而遭到破坏的情况。
为了解决这样的问题，考虑具备下拉电阻或上拉电阻的结构，其在发 生异常的情况下使切换控制电路中的N沟道MOS晶体管以及P沟道MOS 晶体管二者截止，且向外部FET的栅极供给使外部FET截止的偏压。但 是在这样的结构中，由于外部FET的寄生电容、以及通常具有几十kQ的 上拉电阻或下拉电阻，使得外部FET的栅极的电位从导通状态所对应的龟位变为截止状态所对应的电位所需的时间较长，存在外部FET或外部FET 的次级的电路遭到破坏的情况。
发明内容
本发明的目的在于提供一种能保护外部FET以及驱动外部FET的电 路双方的半导体集成电路以及电源装置。
本发明的一方式所涉及的半导体集成电路，其用于驱动外部的FET， 具备切换控制电路，该切换控制电路包括与FET结合的第一晶体管以及第 二晶体管，通过分别使第一晶体管以及第二晶体管导通、截止，由此使FET 导通、截止，在第一晶体管为导通状态且第二晶体管为截止状态时，FET 为截止状态，半导体集成电路还具备偏压电路，在第一晶体管以及第二 晶体管为截止状态的情况下，向FET供给用于使FET截止的偏压；和保 护控制电路，在检测出异常的情况下，通过使第一晶体管导通且使第二晶 体管截止，从而使FET截止，在经过规定时间后，使第一晶体管以及第二 晶体管截止。
作为优选方式，第一晶体管的第一导通电极与第一固定电位结合，第 一晶体管的第二导通电极与FET的控制电极结合，第二晶体管的第一导通 电极与FET的控制电极结合，第二晶体管的第二导通电极与第二固定电位 结合，偏压电路包括电阻，该电阻的第一端与第一固定电位结合，该电阻 的第二端与FET的控制电极结合，FET在控制电极的电位为第一固定电位
时截止。
本发明的一方式所涉及的电源装置，其具备FET和半导体集成电路， 半导体集成电路包括切换控制电路，该切换控制电路具有与FET结合的第 一晶体管以及第二晶体管，通过分别使第一晶体管以及第二晶体管导通、 截止，由此使FET导通、截止，在第一晶体管为导通状态且第二晶体管为 截止状态时，FET为截止状态，半导体集成电路还包括偏压电路，在第 一晶体管以及第二晶体管为截止状态的情况下，向FET供给用于使FET 截止的偏压；和保护控制电路，在检测出异常的情况下，通过使第一晶体 管导通且使第二晶体管截止，,从而使FET截止，在经过规定时间后，使第 一晶体管以及第二晶体管截止。
根据本发明，能保护外部FET以及驱动外部FET的电路双方。
图1是表示本发明的实施方式所涉及的电源装置的构成的图。
图2是表示本发明的实施方式所涉及的电源装置中的半导体集成电路 所具备的保护控制电路的构成的图。
图3是表示保护控制电路3的动作的时间图。
具体实施例方式
下面，参照附图对本发明的实施方式进行说明。另外，对于图中相同 或相当的部分标记相同的符号且不进行重复说明。
图1是表示本发明的实施方式所涉及的电源装置的构成的图。
参照图l，电源装置201包括半导体集成电路101、 P沟道MOS晶体 管Mll、 N沟道M0S晶体管M12、线圈Lll和电容器Cll。半导体集成 电路101具备切换控制电路1A以及1B、偏压电路2A以及2B、保护控制 电路3、异常检测电路ll、 PWM (Pulse Width Modulation)控制电路12、 外部端子Tl以及T2。切换控制电路1A包括P沟道MOS晶体管(第一 晶体管)Ml和N沟道MOS晶体管(第二晶体管)M2。切换控制电路IB 包括P沟道MOS晶体管(第二晶体管)M3和N沟道MOS晶体管(第一 晶体管)M4。偏压电路2A包括电阻R1。偏压电路2B包括电阻R2。
P沟道MOS晶体管Ml的源极(第一导通电极)与电源电位(第一 固定电位)结合。N沟道MOS晶体管M2的漏极(第一导通电极)与P 沟道MOS晶体管M1的漏极(第二导通电极)结合，N沟道MOS晶体管 M2的源极(第二导通电极)与接地电位(第二固定电位)结合。电阻R1 的第一端与电源电位结合，第二端与P沟道MOS晶体管Ml的漏极以及 N沟道MOS晶体管M2的漏极结合。
P沟道MOS晶体管Mil的栅极(控制电极)经由外部端子Tl与P 沟道MOS晶体管M1的漏极以及N沟道MOS晶体管M2的漏极结合。
在P沟道MOS晶体管Ml为导通状态且N沟道MOS晶体管M2为 截止状态时，P沟道MOS晶体管Mll的栅极电位成为电源电位，成为截
止状态。另外，在P沟道MOS晶体管Ml为截止状态且N沟道MOS晶 体管M2为导通状态时，P沟道MOS晶体管Mll的栅极电位成为接地电 位，成为导通状态。
偏压电路2A在P沟道MOS晶体管Ml或N沟道MOS晶体管M2为 导通状态的情况下，不会给P沟道MOS晶体管Mll的栅极电位带来影响。 偏压电路2A在P沟道MOS晶体管Ml或N沟道MOS晶体管M2为截止 状态的情况下，将用于使P沟道MOS晶体管Mll截止的偏压、即电源电 压供给到P沟道MOS晶体管Mil的栅极。
P沟道MOS晶体管M3的源极(第一导通电极)与电源电位(第一 固定电位)结合。N沟道MOS晶体管M4的漏极(第一导通电极)与P 沟道MOS晶体管M3的漏极(第二导通电极)结合，N沟道MOS晶体管 M4的源极(第二导通电极)与接地电位(第二固定电位)结合。电阻R2 的第一端与接地电位结合，第二端与P沟道MOS晶体管M3的漏极及N
沟道MOS晶体管M4的漏极结合。
N沟道MOS晶体管M12的栅极(控制电极)经由外部端子T2与P 沟道MOS晶体管M3的漏极以及N沟道MOS晶体管M4的漏极结合。
在P沟道MOS晶体管M3为导通状态且N沟道MOS晶体管M4为 截止状态时，N沟道MOS晶体管M12的栅极电位成为电源电位，成为导 通状态。另外，在P沟道MOS晶体管M3为截止状态且N沟道MOS晶 体管M2为导通状态时，N沟道MOS晶体管M12的栅极电位成为接地电 位，成为截止状态。
偏压电路2B在P沟道MOS晶体管M3或N沟道MOS晶体管M4为 导通状态的情况下，不会给N沟道MOS晶体管M12的栅极电位带来影响。 偏压电路2B在P沟道MOS晶体管M3或N沟道MOS晶体管M4为截止 状态的情况下，将用于使N沟道MOS晶体管M12截止的偏压、即接地电 压供给到N沟道MOS晶体管M12的栅极。
PWM (Pulse Width Modulation)控制电路12将PWM信号输出到保 护控制电路3，该PWM信号用于以排他方式切换P沟道MOS晶体管Ml 1 以及N沟道MOS晶体管M12的导通状态以及截止状态。
保护控制电路3根据从PWM控制电路12接受的PWM信号生成控制
信号CONTl CONT4，并分别输出到切换控制电路1A中的P沟道MOS 晶体管M1以及N沟道MOS晶体管M2、以及切换控制电路1B中的P沟 道MOS晶体管M3以及N沟道MOS晶体管M4。
切换控制电路1A以及1B根据从保护控制电路3接受的控制信号 CONTl CONT4，分别切换P沟道MOS晶体管Mil以及N沟道MOS 晶体管M12的导通状态以及切换状态。
由于P沟道MOS晶体管Mll以及N沟道MOS晶体管M12各自的 导通状态以及截止状态的切换而产生的交流电压，通过线圈Lll以及电容 器C11被平滑化，并作为电源电压输出到外部。
异常检测电路11分别监视半导体集成电路101的输出电压、即外部 端子Tl以及T2的电压，在判断为产生了半导体集成电路101的输出电压 产生异常的情况下，将异常检测信号DET输出到保护控制电路3。
保护控制电路3从异常检测电路11收到异常检测信号DET后，与从 PWM控制电路12接收的PWM信号无关地使P沟道MOS晶体管Ml导 通且使N沟道MOS晶体管M2截止，由此使P沟道MOS晶体管Mil截 止。另外，保护控制电路3从异常检测电路11收到异常检测信号DET后， 与从PWM控制电路12接收的PWM信号无关地使P沟道MOS晶体管 M3截止且使N沟道MOS晶体管M2导通，由此使N沟道MOS晶体管 M12截止。
然后，保护控制电路3在经过规定时间后，使P沟道MOS晶体管 M1和M3、以及N沟道MOS晶体管M2和4截止。
图2是表示本发明的实施方式所涉及的电源装置中的半导体集成电路
所具备的保护控制电路的构成的图。
参照图2，保护控制电路3包括N0T电路G1 G3、 NOR电路G4、 NAND电路G5、 OR电路G6以及G7、 AND电路G8以及G9、和延迟电 路21。
NOT电路Gl、 NOR电路G4和延迟电路21从异常检测电路11接受 异常检测信号DET。 NOT电路G2从PWM控制电路12接受PWM信号。
延迟电路21使异常检测信号DET延迟规定时间，并将延迟后的信号 输出到NOT电路G3、 OR电路G6以及G7。延迟电路21例如由包括电容器以及电阻的模拟电路构成。另外，也可以由包括计数器的数字电路构 成。
OR电路G6向P沟道MOS晶体管Ml的栅极输出控制信号CONT1 。 AND电路G8向N沟道MOS晶体管M2的栅极输出控制信号CONT2。 OR电路G7向P沟道MOS晶体管M3的栅极输出控制信号CONT3。AND 电路G9向N沟道MOS晶体管M4的栅极输出控制信号CONT4。
图3是表示保护控制电路3的动作的时间图。这里假定在异常检测 信号DET是L电平的情况下为在异常检测电路11中没有检测出异常的状 态，在异常检测信号DET是H电平的情况下为在异常检测电路11中检测 出异常的状态。
参照图3，在异常检测信号DET是L电平的情况下，保护控制电路3 根据PWM信号决定控制信号CONTl CONT4的逻辑电平。
在异常检测信号DET由L电平变化为H电平时开始经过规定延迟时 间的期间内，保护控制电路3使控制信号CONT1为L电平，使控制信号 CONT2为L电平，使控制信号CONT3为H电平，使控制信号CONT4 为H电平。艮卩，保护控制电路3通过使P沟道MOS晶体管Ml导通，且 使N沟道MOS晶体管M2截止，从而使驱动信号DRVA为H电平，使P 沟道MOS晶体管Mil截止。另外，保护控制电路3通过使P沟道MOS 晶体管M3截止，且使N沟道MOS晶体管M4导通，从而使驱动信号DRVB 为L电平，使N沟道MOS晶体管M12截止。
然后，保护控制电路3在经过规定的延迟时间后，使控制信号CONT1 为H电平，使控制信号CONT2为L电平，使控制信号CONT3为H电平， 使控制信号CONT4为L电平。艮卩，保护控制电路3使P沟道MOS晶体 管M1以及M3、 N沟道MOS晶体管M2以及M4截止。此时，偏压电路 2A通过上拉到电源电位的电阻Rl使驱动信号DRVA维持H电平，即维 持P沟道MOS晶体管Mll的截止状态。另外，偏压电路2B通过被下拉 为接地电位的电阻R2，使驱动信号DRVB维持L电平，即维持N沟道 MOS晶体管M12的截止状态。
另外，并非限定于异常检测电路11检测出异常的情况，即使在正常 时使电源装置201停止的情况下，保护控制电路3通过进行图3所示的控
制，从而能简化半导体集成电路101的结构。
但是，在现有的FET驱动IC中，在与切换外部FET的导通状态以及 截止状态的切换控制电路的输出连接的外部端子，与接地电位或电源电位 等短路的情况下，即使能使外部FET截止，也存在切换控制电路中的导通 状态的MOS晶体管中流入大电流而遭到破坏的情况。或者，由于外部FET 的寄生电容、以及通常具有几十kQ的上拉电阻或下拉电阻，使得外部FET 的栅极的电位从导通状态所对应的电位变为截止状态所对应的电位所需 的时间较长，存在外部FET或外部FET的次级的电路遭到破坏的情况。
但是，本发明的实施方式所涉及的半导体集成电路，保护控制电路3 在检测出异常的情况下，使切换控制电路中一个MOS晶体管导通，且使 另一个MOS晶体管截止，由此使外部FET截止，在经过规定时间后，使 2个MOS晶体管截止。然后，偏压电路将用于使外部FET截止的偏压供 给到外部FET。
由此，本发明的实施方式所涉及的半导体集成电路在发生异常时能迅 速地使外部FET截止而可靠地保护外部FET以及外部FET的次级的电路， 且能保护用于驱动外部FET的半导体集成电路中的晶体管等的电路。
另外，本发明的实施方式所涉及的电源装置虽然采用了具备P沟道 MOS晶体管Mll以及N沟道MOS晶体管M12来作为半导体集成电路101 的外部FET的结构，但并非限定于此。并非限定于MOS晶体管，也可以 是其他种类的FET。另夕卜，电源装置201也可以采用具备2个P沟道MOS 晶体管作为半导体集成电路101的外部FET的结构，还可以采用具备2 个N沟道MOS晶体管作为半导体集成电路101的外部FET的结构。
权利要求
1.一种半导体集成电路，其用于驱动外部的FET，具备切换控制电路，该切换控制电路包括与所述FET结合的第一晶体管以及第二晶体管，通过分别使所述第一晶体管以及第二晶体管导通、截止，由此使所述FET导通、截止，在所述第一晶体管为导通状态且所述第二晶体管为截止状态时，所述FET为截止状态，所述半导体集成电路还具备偏压电路，在所述第一晶体管以及所述第二晶体管为截止状态的情况下，向所述FET供给用于使所述FET截止的偏压；和保护控制电路，在检测出异常的情况下，通过使所述第一晶体管导通且使所述第二晶体管截止，从而使所述FET截止，在经过规定时间后，使所述第一晶体管以及所述第二晶体管截止。
2. 如权利要求1所述的半导体集成电路，其中， 所述第一晶体管的第一导通电极与第一固定电位结合，所述第一晶体管的第二导通电极与所述FET的控制电极结合，所述第二晶体管的第一导通电极与所述FET的控制电极结合，所述第 二晶体管的第二导通电极与第二固定电位结合，所述偏压电路包括电阻，该电阻的第一端与所述第一固定电位结合， 该电阻的第二端与所述FET的控制电极结合，所述FET在所述控制电极的电位为所述第一 固定电位时截止。
3. —种电源装置，其具备FET和半导体集成电路， 所述半导体集成电路包括切换控制电路，该切换控制电路具有与所述FET结合的第一晶体管以及第二晶体管，通过分别使所述第一晶体管以及 第二晶体管导通、截止，由此使所述FET导通、截止，在所述第一晶体管为导通状态且所述第二晶体管为截止状态时，所述 FET为截止状态，所述半导体集成电路还包括偏压电路，在所述第一晶体管以及所述第二晶体管为截止状态的情况下，向所述FET供给用于使所述FET截止的偏压；和保护控制电路，在检测出异常的情况下，通过使所述第一晶体管导通 且使所述第二晶体管截止，从而使所述FET截止，在经过规定时间后，使 所述第一晶体管以及所述第二晶体管截止。
全文摘要
本发明提供一种驱动外部FET的半导体集成电路及具备其的电源装置，该半导体集成电路具备切换控制电路，该切换控制电路包括与FET结合的第一晶体管以及第二晶体管，通过分别使第一晶体管及第二晶体管导通、截止，而使FET导通、截止，在第一晶体管为导通状态且第二晶体管为截止状态时，FET为截止状态，半导体集成电路还包括偏压电路，在第一晶体管以及第二晶体管为截止状态的情况下，向FET供给用于使FET截止的偏压；和保护控制电路，在检测出异常的情况下，通过使第一晶体管导通且使第二晶体管截止，从而使FET截止，在经过规定时间后，使第一晶体管以及第二晶体管截止。
文档编号H02M3/155GK101197537SQ20071019712
公开日2008年6月11日 申请日期2007年12月5日 优先权日2006年12月6日
发明者中川英二, 宫本孝司, 青木启 申请人:罗姆股份有限公司