专利名称：一种用于安全稳定控制装置电气量计算的fpga模块的制作方法
技术领域：
本发明属电力系统及其自动化领域，设计了一种集成在FPGA(FieldProgrammable Gate Array，现场可编程门阵列)中的以电力线路为基本运算单元的硬件运算模块，能实时 计算出电力线路三相电压、电流有效值，电压电流零序有效值以及三相电压当前相角，可应 用于安全稳定控制装置电气量的计算。
背景技术：
电网安全稳定控制装置需要计算的电力线路或元件电气量主要包括各相电压电 流有效值、电压电流零序分量有效值以及各相频率等，传统电网安全稳定控制装置通常在 软件中基于傅氏算法计算上述电气量。由于CPU还需担负复杂的电力系统故障判断等任 务，所以软件在实现傅氏算法时为了节省时间只能采用递推离散傅氏算法(DFT)，而不是实 时算法。进入数字化变电站时代，安全稳定控制装置通过光纤以太网接收电力线路或元件 (以下简称为线路)采样值报文实现采样，该采样报文由变电站间隔层设备合并单元按照 IEC 61850-9-1标准发送，由于一个合并单元对应一条线路，而安全稳定控制装置需接入多 条线路，这就要求CPU不但要在步长时间内实时完成电气量计算、故障判断等已有功能，还 要完成光纤以太网多通道数据接收及处理，显然力不从心。所以，在实际应用中大多采用双 CPU工作模式， 一个CPU负责光纤以太网采样值数据处理，另一 CPU负责电气量计算及故障 判断处理，这样不仅导致不可靠因素增加，同时又带来了一个新的问题，如何实现双CPU之 间的数据通信，解决方法包括双口 RAM通信，高速串行通信等，实际上这些不但增加设计 成本，同时大大提高了设计复杂度。另外由于采样值为数字信号，直接实现软件测频算法计 算量较大，而安全稳定控制装置对频率测量要求又很高，精度要求0. 01Hz，从而导致实现困 难。实际上，如果硬件能够实时测量出当前电压各相相角，那么软件只需根据相连1周波的 相角差，即可计算出电力线路A、 B、 C相频率。 FPGA在数字信号高速处理方面很有优势，原因在于其并行运算架构，所以基于 FPGA硬件方式实现离散傅氏算法时往往选择全并行快速傅里叶变换(FFT)。在电力系统应 用方面，国内部分高校开展了基于FPGA实现电气量FFT计算的仿真研究，但是都存在以下 3个缺点 (l)接口访问时间过长 假设电力系统电气量每周波32点采样，如需对32点进行实时FFT计算，则每次
计算前需对FPGA计算缓冲区写入32点数据，然后启动运算，这样大大增加了 CPU访问时
间。原本希望通过FPGA硬件方式节省时间，实际上，通过这种方式实现后节省的时间非常
有限，而且软件操作复杂。 (2)软件后处理任务过重 通常情况下FFT计算结果是信号各次谐波的实部和虚部值，要计算电力元件各相 电压电流有效值和相角，软件还需要计算各自实部和虚部的平方和，然后开方求有效值；求 相角时则需要计算各相实部与虚部的除法，由于CPU往往仅包含乘法器，所以软件在实现上述算法时非常耗时。 (3)FPGA集成以电力线路为单元的运算模块规模太复杂 电力线路电气量运算包括3相电压，3相电流，电压零序，电流零序等。如果1个 FFT单元只能实现1路电气量运算，而1条线路至少需要实现8路电气量计算，如果在FPGA 内部采用全并行结构，当需计算多条线路时，可见FPGA内部实现相当复杂。很显然，全并行 结构并不合适。
发明内容
本发明的发明目的在于克服现有技术的不足，设计一种集成在FPGA中的以电力 线路为基本运算单元的硬件运算模块，应用于安全稳定控制装置电力线路或元件电气量的 实时计算。 本发明采用如下技术方案实现上述发明目的 —种用于安全稳定控制装置电气量计算的FPGA模块，包括时钟逻辑单元、地址译 码逻辑单元、命令状态寄存器、系统控制器、智能FFT处理单元(FFTJJNE)、坐标旋转计算 机单元(C0RDIC)。该模块输入信号连接外部CPU地址总线Addr、数据总线D、读信号nRD、写 信号nWR以及输入时钟clkin。智能FFT处理单元包括智能记忆逻辑、输入缓冲区、输出缓 冲区、FFT运算单元、数据输入处理单元、数据输出处理单元、FFTJJNE核心控制器、数据输 入控制器以及数据输出控制器。智能记忆逻辑有2路输入信号，1路连接命令状态寄存器输 出Reset信号，1路连接到外部CPU写信号nWR，其输出地址线Add[6. . 1]连接输入缓冲区 地址端，输出Copy_Add[6. . 1]连接到数据输入控制器。数据输入控制器输出读信号nFRD、 读地址addrR连接到输入缓冲区，输出写信号nFFWR、写地址addrFW连接到FFT运算单元 计算缓冲区，输出PR0JNJ)VER连接到FFT_LINE核心控制器。数据输出处理控制器输出写 信号nFWR、写地址addrW连接到输出缓冲区，输出读信号nFFRD、读地址addrFR连接到FFT 运算单元计算缓冲区，输出PROJ)UTJ)VER连接到FFTJJNE核心控制器。FFT运算单元中的 FFT运算控制器输出FFTJ)VER信号连接到FFTJJNE核心控制器。FFTJJNE核心控制器产 生EN_PR0_IN连接到数据输入处理控制器，产生EN_PR0_0UT信号连接到数据输出处理控制 器，产生EN_FFT信号连接到FFT运算单元。坐标旋转计算机单元包括输入数据处理逻辑、 输出数据处理逻辑、CORDIC运算控制器、CORDIC计算逻辑以及2选1选择器。CORDIC运算 控制器输出读信号nRDCdc、写信号nWRcdc连接到FFTJJNE单元输出缓冲区，产生地址输入 选择信号以及地址信号Cddr[19.. 1]连接到地址译码逻辑单元，产生有效值/相角输出锁 存信号连接到2选1选择器控制端。输入数据处理逻辑输入端连接FFTJJNE单元输出缓 冲区数据总线，输入数据处理逻辑输出连接到CORDIC计算逻辑输入，CORDIC计算逻辑输出 连接到输出数据处理逻辑，输出数据处理逻辑输出连接到2选1选择器输入。
本发明的进一步技术方案可以是 —种用于安全稳定控制装置电气量计算的FPGA模块，所述的FFT运算单元包括 计算缓冲区、FFT运算控制器以及FFT计算逻辑。FFT运算控制器输出读信号nRDB、写信号 nWRB连接到计算缓冲区，产生输入数据锁存信号DatalnEn、输出数据锁存信号DataOutEn 连接到FFT计算逻辑，FFT运算控制器输出当前运算级信号CurrSt印[4. . 0]、当前级运算计 数信号count连接到FFT计算逻辑，FFT计算逻辑输出地址线addrB[6. . 1]连接到计算缓冲区。 本发明的进一步技术方案可以是 —种用于安全稳定控制装置电气量计算的FPGA模块，所述的智能记忆逻辑包括 模32地址加1逻辑和D触发器。模32地址加1逻辑输入连接命令状态寄存器输出的Reset 信号以及外部CPU写信号nWR，输出地址信号Add[6. . 1]分两路， 一路连接到输入缓冲区，一 路连接到D触发器输入端。D触发器输入时钟端连接系统时钟Clk_Sys，低有效使能端连接 外部CPU写信号nWR。 本发明的进一步技术方案可以是 —种用于安全稳定控制装置电气量计算的FPGA模块，所述的智能FFT处理单元 (FFT_LINE)之间采用的是并行架构，即各条线路对应的FFT_LINE单元是完全并行运行的。
本发明的进一步技术方案可以是 —种用于安全稳定控制装置电气量计算的FPGA模块，所述的智能FFT处理单元
(FFT_LINE)内部计算电力线路各电气量时采用的是串行架构，即共用l个FFT运算单元，待
计算完第1路电气量后再计算第2路，依此类推，直到计算完所有电气量。 效果和优点该模块解决了既有方法存在的不足，同时也满足了安全稳定控制装置
接入多条电力线路时计算量大以及实时性高等要求。在计算时，只需向FFTJJNE单元输入
缓冲区写入当前采样值，即可对该电气量连续1周波32点采样进行实时FFT计算，因此，该
FPGA模块操作十分方便。
图1是FPGA模块内部实现结构图。 图2是智能FFT处理单元FFT_LINE内部结构图。 图3是智能记忆逻辑与数据输入处理控制器工作原理图。 图4是FFT运算单元实现结构图。 图5是坐标旋转计算机单元工作示意图。
具体实施例方式
本发明具体实施时基于模块化、同步设计的原则，采用VHDL硬件描述语言在FPGA 芯片上进行设计，FPGA型号选择Altera公司的EP3C10。在应用于数字化变电站的安全稳 定控制装置研制中，电力线路电气量计算窗口为1周波32点采样，每条线路采样的电气量 包含三相电压、电流，零序电压、电流共8路模拟量，每个FPGA模块要求完成4条电力线路 电气量计算，以下对本发明实施例做进一步详述 图1是FPGA模块内部实现结构图。包括时钟逻辑单元、地址译码逻辑单元、命令状 态寄存器、系统控制器、智能FFT处理单元(FFT_LINE)以及坐标旋转计算机单元(CORDIC)， 其中FFT_LINE单元数4个，用于对4条电力线路电气量进行FFT处理。时钟逻辑单元输入 信号连接外部时钟clkin，输出为系统时钟Clk_Sys，Clk_Sys分别连接到命令状态寄存器、 系统控制器、FFT_LINE单元以及CORDIC单元，用于提供同步运行时钟。地址译码逻辑单 元输入信号为外部CPU地址总线Addr[19. 1] 、 CORDIC单元输出的地址总线Cddr[19. . 0] 以及地址输入选择信号，输出信号有addr[9. . 1]和片选信号cs[5. . 1]，其中addr[9. . 1]、cs[4. . 1]连接到各个FFTJJNE单元，片选信号cs5连接到命令状态寄存器。地址输入选择 信号是用于确定当前外部CPU还是内部CORDIC单元访问FFT_LINE缓冲区。外部CPU数据 总线D[15. . 0]、读信号nRD以及写信号nWR连接到命令状态寄存器以及各FFT_LINE单元。 命令状态寄存器输出启动(Start)信号连接到系统控制器，以及复位(Reset)信号连接到 系统控制器和FFT_LINE单元。系统控制器输出启动FFT信号、启动CORDIC信号以及运算 结束信号，其中启动FFT信号连接到FFT_LINE单元，启动CORDIC信号连接到CORDIC单元， 运算结束信号连接到命令状态寄存器。CORDIC单元产生读信号interRD和写信号interWR 连接到FFT_LINE单元，用于CORDIC单元对FFT_LINE单元输出缓冲区通过内部数据总线 DataBus读写操作。FFT_LINE单元输出FFT_LINE_OVER信号连接到系统控制器，CORDIC单 元输出CORDICJ)VER信号连接到系统控制器。具体工作过程为FFTJJNE单元中缓冲区设 置为双口 RAM方式，并且区分实部和虚部。外部CPU向FFTJJNE单元中输入缓冲区写入电 力线路当前采样值，然后在命令寄存器中启动系统控制器，系统控制器首先启动FFT计算， 此时4个FFT_LINE单元在系统时钟Clk_Sys下完全并行运行，计算出各模拟量基波及各次 谐波分量的实部和虚部值并保存在各自输出缓冲里，然后输出FFT_LINE_OVER信号给系统 控制器，接着系统控制器启动CORDIC计算，CORDIC单元读取各FFT_LINE单元中输出缓冲 区里的实部和虚部值，计算出对应的有效值和各相电压当前相角并保存回FFTJJNE输出 缓冲区，同时向系统控制器发出CORDICJ)VER信号，最后系统控制器向状态寄存器指示运 算完成，此时外部CPU可以读取运算结果。 图2是智能FFT处理单元FFT_LINE内部结构图。智能FFT处理单元包括智能记 忆逻辑，输入缓冲区、输出缓冲区、FFT运算单元、数据输入处理单元、数据输出处理单元、 FFT_LINE核心控制器、数据输入控制器以及数据输出控制器。输入缓冲区和输出缓冲区采 用EP3C10内部自带的RAM资源，并配置成真正的双口 RAM工作模式实现。智能记忆逻辑有 2路输入信号，1路连接到命令寄存器输出的Reset信号，1路连接到外部CPU写信号nWR， 其输出信号Add[6. . 1]连接到输入缓冲区，输出信号Copy—Add[6. . 1]连接到数据输入控制 器。数据输入控制器输出读信号nFRD、读地址addrR连接到输入缓冲区，输出写信号nFFWR、 写地址addrFW连接到FFT运算单元计算缓冲区，输出"输入处理完成信号PROJNJ)VER"连 接到FFTJJNE核心控制器。数据输出处理控制器输出写信号nFWR、写地址addrW连接到输 出缓冲区，输出读信号nFFRD、读地址addrFR连接到FFT运算单元计算缓冲区，输出"输出处 理完成信号PROJ)UTJ)VER"连接到FFTJJNE核心控制器。FFT运算单元中的FFT运算控制 器输出FFTJ)VER信号连接到FFTJJNE核心控制器。数据输入处理单元、数据输出处理单 元采用内部数据总线和FFTJJNE单元中输入输出缓冲区、FFT运算单元计算缓冲区相连。 FFTJJNE核心控制器产生EN—PROJN信号连接到数据输入处理控制器，产生EN_PR0_0UT连 接到数据输出处理控制器，产生EN—FFT信号连接到FFT运算单元，产生"当前计算模拟量 选择信号"连接到FFTJJNE单元中输入输出缓冲区。图2具体工作过程为启动FFT运算 后，输入数据处理控制器先复制第1路电气量缓冲区数值至FFT运算单元计算缓冲区，待计 算完成后FFTJJNE核心控制器使能输出数据处理，对计算缓冲区中运算结果进行排序，然 后将计算结果保存到输出缓冲区，运算结果为各模拟量基波及各次谐波分量的实部和虚部 值。接着计算第2路电气量，依此类推。直到1条线路8路电气模拟量运算结束，FFTJJNE 核心控制器输出FFTJ)VER信号。可以看出在FFTJJNE内部每条电力线路8个模拟量计算是串行架构。 图3是FFTJJNE中智能记忆逻辑和输入数据处理控制器工作原理图。智能记忆逻 辑包括模32地址加1逻辑和用于输入缓冲区写地址保存的D触发器。模32地址加1逻辑输 入连接到命令寄存器输出的Reset信号，输出地址信号Add[6. . 1]分两路，一路连接到输入 缓冲区，一路连接到D触发器输入端实时保存。D触发器输入时钟端连接系统时钟Clk—Sys， 低有效使能端连接外部CPU写信号nWR。具体工作过程为输入数据缓冲区是一个长度为 32的short型的缓冲区，当CPU复位时，命令寄存器输出Reset信号，此时Add[6. . 1]值为 O，当CPU写入数据时，地址锁存触发器D自动记录下当前输入缓冲区写入地址Add[6.. l]， 此时Copy—Add[6. . 1]地址值等于Add[6. . 1]，当写完成后，"模32加l地址逻辑"会自动将 地址指针指向下一地址单元，即Add[6. . 1] = Add[6. . 1]+1，模32实现了缓冲区的环形操 作。启动运算后，输入数据处理控制器依次将地址空间Add+1至31，以及0至Add中的数值 复制到FFT运算单元计算缓冲区然后开始运算。这样设计后，数据输入接口非常灵活，CPU 只需向输入缓冲区写入电气量当前采样值，一旦使能计算后，输入数据处理控制器自动将 输入缓冲区内最近连续写入的1周波32点数据拷贝到计算缓冲区实时运算。
图4是FFT运算单元实现结构图。FFT运算单元包括计算缓冲区、FFT运算控制 器、FFT计算逻辑。其中FFT计算逻辑包括蝶形运算单元、旋转因子表存储ROM以及地址发 生器。FFT计算缓冲区采用FPGA内部自带的RAM资源实现，并配置成真正的双口 RAM，旋 转因子表则是通过内部RAM资源生成ROM来实现，并利用.mif文件对ROM数据进行初始 化。FFT运算控制器输出读信号nRDB、写信号nWRB连接到计算缓冲区，产生输入数据锁存 信号DatalnEn、输出数据锁存信号Data0utEn连接到蝶形运算单元，输出当前运算级信号 CurrSt印[4. . 0]、当前级运算计数信号count连接到地址发生器。地址发生器分时产生蝶 形运算上下输入数据的访问地址信号addrB[6. . 1]连接到计算缓冲区双口 RAM右侧地址 端，产生旋转因子表存储ROM访问地址信号Addrcs [4. . 0]连接到旋转因子表ROM地址端。 计算缓冲区双口 RAM右侧数据总线连接到蝶形运算单元输入端，而蝶形运算单元输出端连 接到计算缓冲区双口 RAM左侧数据总线。旋转因子表存储R0M输出CsValue[15. . 0]连接 到蝶形运算单元输入端。图4中左侧双口 RAM和右侧虚线双口 RAM为同一双口 RAM，只是可 以从两侧访问。 FFT运算单元采用基_2频率抽取算法进行设计，FFT计算缓冲区输入数据为16 位的有符号整形数据，数据格式为补码方式。在实现FFT内部蝶形运算时使用到的蝶形运 算单元中的乘法器采用EP3C10芯片内部集成的乘法器，大大节省了 FPGA内部资源，提高 了运行频率。为了防止FFT中蝶形运算溢出，本发明采用了数据位扩展和块浮点方法有效 避免了运算中间结果数据精度的丢失和溢出。具体工作过程为使能FFT运算后，FFT运 算控制器按照时序产生双口 RAM读信号nRDB，同时控制地址发生器产生访问双口 RAM的 地址addrB[6. . 1]以及旋转因子表存储ROM访问地址Addrcs [4. . 0]，输入数据锁存信号 DatelnEn用于锁存蝶形运算所需的上下节点数据，接着蝶形运算单元开始运算，运算结束 后FFT运算控制器产生写信号nWRB将运算结果回写到双口 RAM中蝶形运算输入数据的同 一单元addrB[6.. l]，即原址计算，依此类推，直到完所有级的所有单元计算，FFT运算控制 器输出FFT_0VER运算完成信号。 图5是坐标旋转计算机(C0RDIC)单元工作示意图。包括输入数据处理逻辑、输出数据处理逻辑、C0RDIC运算控制器、CORDIC计算逻辑以及2选1选择器。CORDIC运算控制 器输出读信号nRDCdc、写信号nWRcdc连接到FFTJJNE单元输出缓冲区，产生地址输入选择 信号以及地址信号Cddr[19. . 1]连接到图1中的地址译码逻辑单元，产生有效值/相角输 出锁存信号连接到2选1选择器控制端。输入数据处理逻辑输入端连接FFTJJNE单元输出 缓冲区数据总线，输入数据处理逻辑输出连接到CORDIC计算逻辑，CORDIC计算逻辑输出连 接到输出数据处理逻辑。输出数据处理逻辑将运算结果有效值DataValidOut[15..0]和相 角值DataAngOut [15. 0]连接到2选1选择器输入端，而2选1选择器输出DataOut [15. 0] 则连接FFTJJNE中输出缓冲区数据总线，这样即在写信号nWRcdc控制下将有效值和相角 分时写到FFTJJNE输出缓冲区里。具体工作过程为启动CORDIC运算后，CORDIC运算控 制器产生读信号以及FFTJJNE中输出缓冲区读地址信号Cddr[19. . 1]，便可从FFTJJNE 单元输出缓冲区中读取实部DataReln[15. . 0]和虚部值Datalmln[15. . 0]，输入数据处理 逻辑首先对实部和虚部值进行了数据位扩展，然后送给CORDIC运算单元计算出有效值和 相角，计算完成后CORDIC运算控制器产生有效值/相角锁存信号，写信号以及写地址信号 Cddr [19. . 1]，分别将有效值和相角保存到FFTJJNE输出缓冲区中对应地址。CORDIC计算 逻辑内部采用了四级流水线技术，有效提高了计算速度。 根据图1所示结构在FPGA中集成，可以同时计算出4条电力线路3相电压、电流 有效值，零序电压电流有效值以及3相电压当前相角。针对上述FPGA运算结果，软件后处 理任务非常少，只需根据当前电压相角与一周波前计算的相角差，即可实时计算出电力线 路当前各相频率，从而完成安全稳定控制装置所需的电气量计算任务。在FPGA芯片内部集 成4路FFTJJNE单元和1路CORDIC单元共消耗内部触发器资源数约4000左右，可同时计 算4条线路共32路电气量的有效值和相角，运行时钟频率可以达到64M以上，共消耗时间 约40us。 最后，对本实施例进行了实验验证，结果显示电力线路3相电压电流有效值、零 序电压电流有效值计算精度达到1/8192，基于本发明模块运算出的电压相角计算出的频率 精度达到0. OlHz。完全满足安全稳定控制装置电气量计算的要求。
权利要求
一种用于安全稳定控制装置电气量计算的FPGA模块，其特征在于包括时钟逻辑单元、地址译码逻辑单元、命令状态寄存器、系统控制器、智能FFT处理单元(FFT_LINE)、坐标旋转计算机单元(CORDIC)；所述FPGA模块输入信号连接外部CPU地址总线Addr、数据总线D、读信号nRD、写信号nWR以及输入时钟clkin；智能FFT处理单元包括智能记忆逻辑、输入缓冲区、输出缓冲区、FFT运算单元、数据输入处理单元、数据输出处理单元、FFT_LINE核心控制器、数据输入控制器以及数据输出控制器；智能记忆逻辑有2路输入信号，1路连接命令状态寄存器输出Reset信号，1路连接到外部CPU写信号nWR，其输出地址线Add[6..1]连接输入缓冲区地址端，输出Copy_Add[6..1]连接到数据输入控制器；数据输入控制器输出读信号nFRD、读地址addrR连接到输入缓冲区，输出写信号nFFWR、写地址addrFW连接到FFT运算单元计算缓冲区，输出PRO_IN_OVER连接到FFT_LINE核心控制器；数据输出处理控制器输出写信号nFWR、写地址addrW连接到输出缓冲区，输出读信号nFFRD、读地址addrFR连接到FFT运算单元计算缓冲区，输出PRO_OUT_OVER连接到FFT_LINE核心控制器；FFT运算单元中的FFT运算控制器输出FFT_OVER信号连接到FFT_LINE核心控制器，FFT_LINE核心控制器产生EN_PRO_IN连接到数据输入处理控制器，产生EN_PRO_OUT信号连接到数据输出处理控制器，产生EN_FFT信号连接到FFT运算单元；坐标旋转计算机单元包括输入数据处理逻辑、输出数据处理逻辑、CORDIC运算控制器、CORDIC计算逻辑以及2选1选择器，CORDIC运算控制器输出读信号nRDCdc、写信号nWRcdc连接到FFT_LINE单元输出缓冲区，产生地址输入选择信号以及地址信号Cddr[19..1]连接到地址译码逻辑单元，产生有效值/相角输出锁存信号连接到2选1选择器控制端；输入数据处理逻辑输入端连接FFT_LINE单元输出缓冲区数据总线，输入数据处理逻辑输出连接到CORDIC计算逻辑输入，CORDIC计算逻辑输出连接到输出数据处理逻辑，输出数据处理逻辑输出连接到2选1选择器输入。
2. 根据权利要求l所述的一种用于安全稳定控制装置电气量计算的FPGA模块，其特征 在于所述的FFT运算单元包括计算缓冲区、FFT运算控制器以及FFT计算逻辑；FFT运算控 制器输出读信号nRDB、写信号nWRB连接到计算缓冲区，产生输入数据锁存信号DataInEn、 输出数据锁存信号DataOutEn连接到FFT计算逻辑，FFT运算控制器输出当前运算级信号 CurrSt印[4. . 0]、当前级运算计数信号count连接到FFT计算逻辑，FFT计算逻辑输出地址 线addrB[6. . 1]连接到计算缓冲区。
3. 根据权利要求l所述的一种用于安全稳定控制装置电气量计算的FPGA模块，其特 征在于所述的智能记忆逻辑包括模32地址加1逻辑和D触发器；模32地址加1逻辑输入 连接命令状态寄存器输出的Reset信号以及外部CPU写信号nWR，输出地址信号Add[6. . 1] 分两路， 一路连接到输入缓冲区， 一路连接到D触发器输入端；D触发器输入时钟端连接系 统时钟Clk—Sys，低有效使能端连接外部CPU写信号nWR。
4. 根据权利要求1所述的一种用于安全稳定控制装置电气量计算的FPGA模块，其特 征在于所述的智能FFT处理单元(FFT_LINE)之间采用的是并行架构，即各条线路对应的FFT_LINE单元是完全并行运行的。
5.根据权利要求l所述的一种用于安全稳定控制装置电气量计算的FPGA模块，其特征 在于所述的智能FFT处理单元(FFT_LINE)内部计算电力线路各电气量时采用的是串行架 构，即共用1个FFT运算单元，待计算完第1路电气量后再计算第2路，依此类推，直到计算 完所有电气量。
全文摘要
本发明是一种用于安全稳定控制装置电气量计算的FPGA模块，属电力系统自动化领域。该模块由时钟逻辑单元、地址译码逻辑单元、命令状态寄存器、系统控制器、智能FFT处理单元(FFT_LINE)、坐标旋转计算机单元(CORDIC)构成，该模块输入信号连接外部CPU地址总线Addr、数据总线D、读信号nRD、写信号nWR以及输入时钟clkin。在数据总线D上输入电力线路各电气量采样值，模块运算结果为电力线路3相电压电流有效值、零序电压电流有效值以及各相电压当前相角，并保存在智能FFT处理单元中的输出缓冲区里，供片外CPU读取，从数据总线D上输出给CPU。采用本发明方法，解决了既有方法存在的不足。
文档编号H02J13/00GK101699705SQ200910212650
公开日2010年4月28日 申请日期2009年11月13日 优先权日2009年11月13日
发明者宋锦海, 宣筱青, 张丽全, 张倩, 李秋华, 李雪明 申请人:国网电力科学研究院;南京南瑞集团公司