半导体驱动装置以及半导体装置制造方法
【专利摘要】本发明的目的在于提供一种能够在例如包含D锁存电路等在内的电平移位电路中，抑制负电涌的不良影响的技术。半导体驱动装置具有负电涌检测电路(32)、电平移位电路(31)。负电涌检测电路(32)检测在P侧SW元件(1a)与N侧SW元件(1b)的连接点(1c)处是否产生了负电涌。电平移位电路(31)在由负电涌检测电路(32)检测出负电涌的产生的情况下，保持用于P侧SW元件(1a)的驱动的驱动电压。
【专利说明】半导体驱动装置以及半导体装置
【技术领域】
[0001]本发明涉及能够驱动串联连接在高电位与低电位之间的高压侧半导体开关元件以及低压侧半导体开关元件的半导体驱动装置，以及具有该半导体驱动装置的半导体装置。
【背景技术】
[0002]在逆变器等用于驱动半导体开关元件的半导体驱动装置中，高压侧半导体开关元件以及低压侧半导体开关元件的接通及断开被反复地进行切换。在该切换时等，产生成为电路的误动作原因的负电涌。因此，到目前为止，提出了各种各样的抑制负电涌的不良影响的技术(例如专利文献I)。
[0003]另一方面，在上述的半导体驱动装置中，利用了包含单触发驱动电路、SR-FF锁存电路或者D-FF锁存电路等在内的电平移位电路。但是，近些年来，提出了取代这些电路而使用包含D锁存电路等在内的β ON电平移位电路(always-on level shifter circuit)。
[0004]专利文献1:日本特开2004 - 072942号公报
[0005]在近些年来提出的βΟΝ电平移位电路中，有时会产生负电涌，受到负电涌的不良影响。
【发明内容】
[0006]因此，本发明就是鉴于上述问题而提出的，其目的在于提供一种能够在例如包含D锁存电路等在内的电平移位电路中，抑制负电涌的不良影响的技术。
[0007]本发明所涉及的半导体驱动装置，其能够驱动串联连接在高电位与低电位之间的高压侧半导体开关元件以及低压侧半导体开关元件，其中，该半导体驱动装置具有:负电涌检测电路，其检测在所述高压侧半导体开关元件与所述低压侧半导体开关元件的连接点处是否产生了负电涌；以及电平移位电路，其在由所述负电涌检测电路检测出所述负电涌的产生的情况下，保持用于所述高压侧半导体开关元件的驱动的驱动电压。
[0008]发明的效果
[0009]根据本发明，在由负电涌检测电路检测出负电涌的产生的情况下，保持用于高压侧半导体开关元件的驱动的驱动电压。由此，例如在包含D锁存电路等在内的电平移位电路中，能够抑制负电涌的不良影响。
【专利附图】
【附图说明】
[0010]图1是表示相关半导体装置的结构的电路图。
[0011]图2是表示相关半导体装置的结构的电路图。
[0012]图3是表不D锁存电路的等效电路的电路图。
[0013]图4是表示相关半导体装置的动作的时序图。
[0014]图5是表示实施方式I所涉及的HVIC驱动器的结构的电路图。
[0015]图6是表示实施方式I所涉及的半导体装置的结构的电路图。
[0016]图7是表示实施方式I所涉及的半导体装置的动作的时序图。
[0017]图8是表示实施方式2所涉及的HVIC驱动器的结构的电路图。
[0018]图9是表示实施方式3所涉及的HVIC驱动器的结构的电路图。
[0019]图10是表示实施方式4所涉及的HVIC驱动器的结构的电路图。
[0020]图11是表示实施方式5所涉及的HVIC驱动器的结构的电路图。
[0021]图12是表示实施方式6所涉及的HVIC驱动器的结构的电路图。
[0022]图13是表示实施方式7所涉及的HVIC驱动器的结构的电路图。
[0023]图14是表示实施方式7所涉及的半导体装置的动作的时序图。
[0024]图15是表示实施方式8所涉及的HVIC驱动器的结构的电路图。
[0025]图16是表示实施方式9所涉及的半导体装置的结构的电路图。
[0026]标号的说明
[0027]Ia P侧SW元件，Ib N侧SW元件，Ic连接点，11 HVIC驱动器，31电平移位电路，32负电涌检测电路，33c、33d齐纳二极管，37、40a、40b N型M0SFET，39电流反射镜电路，41a、41b双极晶体管，42延迟电路，46a自举二极管，46b自举电容器，52电源。
【具体实施方式】
[0028]<相关半导体装置>
[0029]首先，在对本发明的实施方式I所涉及的半导体驱动装置以及具有该半导体驱动装置的半导体装置进行说明之前，对与它们相关的半导体装置(下面称为“相关半导体装置”)进行说明。
[0030]图1是表示逆变器控制装置即相关半导体装置的结构的电路图。相关半导体装置的结构为，具有:与高电位的P端子连接的P侧SW(switching)元件Ia;与低电位(接地电位)的N端子连接的N侧SW(switching)元件Ib ；P侧续流二极管2a ；N侧续流二极管2b ；电源51、52、53 ;以及具有8个端子(VCC端子、HIN端子、LIN端子、GND端子、VB端子、HO端子、VS端子、LO端子)的HVIC驱动器11。
[0031]P侧SW元件Ia (高压侧半导体开关元件)以及N侧SW元件Ib (低压侧半导体开关元件)构成逆变器，且串联连接在P端子与N端子之间。P侧SW元件Ia的栅极端子与HVIC驱动器11的HO端子连接，N侧SW元件Ib的栅极端子与HVIC驱动器11的LO端子连接。另外，P侧SW元件Ia与N侧SW元件Ib的连接点Ic连接至HVIC驱动器11的VS端子，并且，经由L端子与未图示的负载连接。
[0032]P侧续流二极管2a的两端与P侧SW元件Ia的源极端子以及漏极端子连接，N侧续流二极管2b的两端与N侧SW元件Ib的源极端子以及漏极端子连接。
[0033]电源51的正极以及负极分别与P端子以及N端子连接。电源52的正极以及负极分别与HVIC驱动器11的VCC端子以及GND端子连接。电源53的正极以及负极分别与HVIC驱动器11的VB端子以及VS端子连接。
[0034]在按照上述方式构成的相关半导体装置中，HVIC驱动器11通过基于输入至HIN端子以及LIN端子的输入信号，控制P侧SW元件Ia的栅极电压以及N侧SW元件Ib的栅极电压，从而将P侧SW元件Ia以及N侧SW元件Ib接通以及断开。即，作为半导体驱动装置的HVIC驱动器11能够驱动P侧SW元件Ia以及N侧SW元件lb。
[0035]在这里，经由L端子与连接点Ic连接的未图示的负载通常具有线圈等电感。因此，即使通过HVIC驱动器11的驱动控制，将P侧SW元件Ia从接通切换至断开，也将会使得电流继续从连接点Ic经由L端子流向负载。例如，继续流动从接地电位的N端子依次通过N侧续流二极管2b、连接点Ic以及L端子的电流等。
[0036]其结果，产生VS端子(连接点Ic)的电位以与作为杂散电感和dl/dt的乘积而得到的值相对应的量低于GND端子(接地电位)的负电涌(下面有时记为“VS负电涌”)。另夕卜，在除了 P侧SW元件Ia从接通切换至断开时以外，有时也产生VS负电涌。已知这种VS负电涌的产生是电路误动作的原因，即使在HVIC驱动器11具有近些年提出的包含D锁存电路17在内的高电压电平移位电路的情况下，有时也产生VS负电涌。
[0037]图2是表示图1中HVIC驱动器11具有包含D锁存电路17在内的电平移位电路31(β0Ν电平移位电路)的结构的一个例子的电路图。
[0038]图2所示的HVIC驱动器11的结构为，具有:β ON控制电路12a、12b ;电阻13a、13b ;高压晶体管14a、14b ;二极管15a、15b ;逻辑反转元件16a、16b ;具有3个端子(D端子、STB端子、Q端子)的D锁存电路17 ;以及缓冲电路18a、18b。
[0039]其中，β ON控制电路12a、电阻13a、13b、高压晶体管14a、14b、二极管15a、15b、逻辑反转元件16a、16b、D锁存电路17以及缓冲电路18a构成了上述的电平移位电路31。省略有关理由的说明，根据该电平移位电路31，即使在脉宽较窄的情况下，电压随时间的变化较大的情况下，也能够抑制H锁存.L锁存的误动作，并且，能够减小电路面积。
[0040]下面，对HVIC驱动器11的各结构要素进行详细地说明。
[0041]输入主要用于驱动P侧SW元件Ia的输入信号的HIN端子，与β ON控制电路12a的一端连接。电阻13a以及高压晶体管14a串联连接在VB端子与GND端子之间，高压晶体管14a的栅极端子与β ON控制电路12a的另一端连接。电阻13a和高压晶体管14a在连接点61a处进行连接，连接点61a经由二极管15a而与VS端子连接。另外，连接点61a经由逻辑反转元件16a而与D锁存电路17的D端子连接。
[0042]在以下说明中，将从逻辑反转元件16a输出的信号记为“MAIN信号”。该MAIN信号(第2信号)是基于VS端子(连接点Ic)的电位(第I电位)、VB端子的电位(预先确定的第2电位)、HIN端子的输入信号而生成的。
[0043]电阻13b以及高压晶体管14b串联连接在VB端子和GND端子之间，高压晶体管14b的栅极端子与GND端子连接。电阻13b和高压晶体管14b在连接点61b处进行连接，连接点61b经由二极管15b而与VS端子连接。另外，连接点61b经由逻辑反转元件16b而与D锁存电路17的STB端子连接。
[0044]在以下的说明中，将从逻辑反转元件16b输出的信号记为“第IMASK信号”。该第IMASK信号是基于VS端子(连接点Ic)的电位(第I电位)、VB端子的电位(预先确定的第2电位)、GND端子的电位(低电位)而生成的。
[0045]图3是表示D锁存电路17的等效电路的电路图。D锁存电路17基于向STB端子输入的第IMASK信号和向D端子输入的MAIN信号而生成信号，从Q端子输出该生成的信号。在第IMASK信号=L (Low)并且MAIN信号=H (High)的情况下，该D锁存电路17从Q端子输出H信号，在第IMASK信号=L并且MAIN信号=L的情况下，该D锁存电路17从Q端子输出L信号。S卩，在第IMASK信号=L的情况下，D锁存电路17从Q端子输出与MAIN信号相同逻辑值的信号。另一方面，在第IMASK信号=H的情况下，D锁存电路17对在成为第IMASK信号=H的时刻从Q端子输出的信号的逻辑值(H或者L)进行保持，该保持直至成为第IMASK信号=L为止。
[0046]返回图2，缓冲电路18a连接在D锁存电路17的Q端子与HO端子之间。
[0047]输入主要用于驱动N侧SW元件Ib的输入信号的LIN端子与β ON控制电路12b连接。缓冲电路18b基于VCC端子以及GND端子之间的电位差、来自βΟΝ控制电路12b的信号(实质上是LIN端子的输入信号)而生成信号，向LO端子输出该生成的信号。在这里，VCC端子以及GND端子之间的电位差相当于图1所示的电源52的电压，因此，电源52 (电源)是在N侧SW元件Ib中使用的电源。
[0048]此外，在由以上结构构成的相关半导体装置中，在产生了 VS负电涌的情况下，存在产生无法进行适当的输出的模式的问题。利用表示相关半导体装置的动作的图4的时序图，对该问题进行说明。此外，无法进行适当的输出的模式，在图4所示的期间t2?t4中产生。
[0049]如果从时刻tl顺序地进行说明，则首先在时刻tl，HIN端子从L切换至H。
[0050]然后，在时刻t2附近，产生VS电位(VS端子的电位)为负的负电涌。由此，在第IMASK信号不反转的情况下，在电平移位电阻上产生的信号、MAIN信号等进行反转，其结果，HO电位(HO端子的电位)从H反转至L。即，从产生负电涌的时刻t2附近至VS电位达到激活极限的时刻t3为止，即使HIN电位(HIN端子的电位)为Η，Η0电位也仍然反转至L。
[0051]另外，在时刻t3，MAIN信号从L切换至H，并且，第IMASK信号从L切换至H，但是也要想到由于某种原因，有时第IMASK信号会在MAIN信号切换之前进行切换。在这种情况下，可以想到根据使用图3进行了说明的D锁存电路17的动作，在MAIN信号切换至H的时刻t3之后，HO端子的输出也没有切换至H而仍保持L不变。在这种情况下，直至VS电位为正的时刻(时刻t4)为止，来自HO端子的输出不稳定。
[0052]与此相对，利用本发明的实施方式I所涉及的HVIC驱动器11以及半导体装置，能够解决这些问题。下面，对实施方式I所涉及的HVIC驱动器11以及半导体装置进行说明。
[0053]<实施方式1>
[0054]图5是表示本发明的实施方式I所涉及的HVIC驱动器11的一部分的结构的电路图。图6是表示包含该HVIC驱动器11在内的实施方式I所涉及的半导体装置的结构的电路图。此外，在本实施方式I中，对与在相关半导体装置中所说明的结构要素相同或者类似的结构标注相同的标号，以不同点为中心进行以下的说明。
[0055]图5以及图6所示的HVIC驱动器11，在图2示出的HVIC驱动器11结构要素的基础上，还具有逻辑和元件20、负电涌检测电路32而构成。
[0056]负电涌检测电路32检测在VS端子即图2示出的连接点Ic处是否产生了负电涌。在这里，负电涌检测电路32将VS电位和VB电位(VB端子的电位)进行比较。并且，在VS电位比VB电位低的情况下，负电涌检测电路32检测出没有产生VS负电涌，向逻辑和元件20输出表示该检测结果的检测信号(L信号)。另一方面，在VS电位比VB电位高的情况下，负电涌检测电路32检测出产生了 VS负电涌，向逻辑和元件20输出表示该检测结果的检测信号(H信号)。下面，将负电涌检测电路32输出的检测信号记为“第2MASK信号”。
[0057]逻辑和元件20与β ON控制电路12a、电阻13a、13b、高压晶体管14a、14b、二极管15a、15b、逻辑反转元件16a、16b、D锁存电路17以及缓冲电路18a—起，构成了本实施方式I所涉及的电平移位电路31。
[0058]逻辑和元件20输出表示第IMASK信号与第2MASK信号的逻辑和的信号，该第IMASK信号从逻辑反转元件16a输出，该第2MASK信号从负电涌检测电路32输出。逻辑和元件20的输出被输入至D锁存电路17的STB端子。
[0059]下面，将逻辑和元件20输出的信号记为“第3MASK信号”。在这里，第IMASK信号是基于VS端子的电位、VB端子的电位、GND端子的电位而生成的。另一方面，第2MASK信号对应于负电涌检测电路32的检测结果。因此，基于第IMASK信号和第2MASK信号而生成的第3MASK信号(第I信号)是基于VS端子(连接点Ic)处的电位(第I电位)、VB端子的电位(预先确定的第2电位)、GND端子的电位(低电位)、负电涌检测电路32的检测结果而生成的。
[0060]D锁存电路17基于向STB端子输入的第3MASK信号、和向D端子输入的MAIN信号而生成信号，从Q端子输出该生成的信号。即，在第3MASK信号=L的情况下，D锁存电路17从Q端子输出与MAIN信号相同逻辑值的信号。另一方面，在第3MASK信号=H的情况下，D锁存电路17直至第3MASK信号=L为止，对在成为第3MASK信号=H的时刻从Q端子输出的信号的逻辑值(H或者L)进行保持。
[0061]电平移位电路31如以上所述对应于第3MASK信号，使MAIN信号进行电平移位。由此，在由负电涌检测电路32检测出VS负电涌的产生的情况下，电平移位电路31能够保持用于P侧SW元件Ia的驱动的驱动电压。下面，对该情况进行详细说明。
[0062]〈动作〉
[0063]图7是表示本实施方式I所涉及的半导体装置的动作的时序图。在本实施方式I所涉及的半导体装置中，与相关半导体装置同样地，在VS电位大于或等于VS激活极限并且向正方向(dv/dt为正)推移的情况下，将H信号输入至D锁存电路17的STB端子。在此基础上，本实施方式I所涉及的半导体装置在VS电位向负方向(dV/dt为负)推移而产生VS负电涌的情况下，也将H信号输入至D锁存电路17的STB端子。下面，对本实施方式I所涉及的半导体装置的动作进行详细说明。此外，图7的时刻t2、t3、t4对应图4的时刻t2、t3、t40
[0064]在通常情况下，第3MASK信号为L。因此，通过高压晶体管14a的接通以及断开的切换，MAIN信号切换至H以及L，伴随该情况，HO端子的输出也切换至H以及L。S卩，HO的输出逻辑得以确定，得到稳定化。
[0065]在VS电位从GND电位(GND端子的电位)向高压推移的情况(dV/dt为正的情况)下，位移电流从VB端子向GND端子流动。如果检测出位移电流的产生则高压晶体管14b接通，因此，在时刻t0，第IMASK信号从L切换至H，第3MASK信号也从L切换至H。如果H的第3MASK信号输入至STB端子，则D锁存电路17被逻辑固定。即，D锁存电路17对在该时刻从Q端子输出的信号的逻辑值进行保持。由此，能够在因VS端子向高压推移所造成的影响反映在MAIN信号之前，将HO端子的逻辑值(电位)固定。
[0066]另一方面，在时刻t2附近，VS电位向负方向(dV/dt为负)推移，如果产生VS负电涌，则VS电位变为比GND电位低。伴随该情况，经由电源53 (图6)而与VS端子连接的VB电位也变为比GND电位即高压晶体管14b的漏极电位(漏极端子的电位)低。由此，高压晶体管14b的源极.漏极的电位顺序即电位的高低逆转，从GND端子向VB端子流动电流。其结果，VS电位变为以对应于该电流的电流值与电阻13b的电阻值之积的值高于VB电位。
[0067]S卩，通常，VS电位比VB电位低，但是，在产生VS负电涌时，VS电位变为比VB电位高。负电涌检测电路32以基于VS端子以及VB端子的电位顺序的逆转，检测是否产生了 VS负电涌的方式构成。
[0068]因此，如果负电涌检测电路32检测出VS负电涌的产生，则将如图7的时刻t2所示的H的第2MASK信号输出至电平移位电路31的逻辑和元件20。伴随该情况，第3MASK信号从L切换至H。如果H的第3MASK信号输入至STB端子，则D锁存电路17得到逻辑固定，HO端子的逻辑值(电位)被固定。
[0069]S卩，在相关半导体装置中，在图4的时刻t3，HO端子的逻辑值(电位)被固定，与此相对，在本实施方式I中，能够在产生了 VS负电涌的图4的时刻t2固定HO端子的逻辑值(电位)。因此，能够在VS负电涌的影响反映在MAIN信号之前(在图4的时刻t2，MAIN信号从H切换至L之前)，固定HO端子的逻辑值(电位)，能够抑制HO电位在时刻t2向L进行反转。另外，第3MASK信号的H从时刻t2至时刻t4为止得到保持，在该期间中HO端子的逻辑值(电位)也被固定，因此，从时刻t3至时刻t4的来自HO端子的输出是稳定的。
[0070]根据以上的本实施方式I所涉及的半导体驱动装置(HVIC驱动器11)以及半导体装置，在由负电涌检测电路32检测出VS负电涌的产生的情况下，保持用于P侧SW元件Ia的驱动的驱动电压。由此，能够在因VS负电涌的产生造成的影响反映在MAIN信号之前，保持用于P侧SW元件Ia的驱动的HO端子的电压。因此，能够抑制在相关半导体装置中产生的HO电位的反转、以及HO端子的输出不稳定。即，根据本实施方式1，在包含D锁存电路17等在内的βΟΝ电平移位电路中，能够抑制VS负电涌的不良影响。
[0071]此外，在以上的说明中，负电涌检测电路32将VB电位与VS电位进行比较，基于该比较结果，检测是否产生了 VS负电涌，但是，不限定于该情况。例如，如下面说明的实施方式2及其以后的结构这样，负电涌检测电路32可以将VS电位与高压晶体管14b的漏极电位(GND电位，连接点61b的电位)进行比较，基于该比较结果，检测是否产生了 VS负电涌。
[0072]<实施方式2>
[0073]图8是表示本发明的实施方式2所涉及的HVIC驱动器11的一部分结构的电路图。此外，在本实施方式2中，对与在实施方式I中已说明的结构要素相同或者类似的结构标注相同标号，以不同点为中心进行以下的说明。
[0074]本实施方式2所涉及的负电涌检测电路32的结构为，具有:多个(在这里为4个)齐纳二极管33a、33b、33c、33d ;开关电路34 ;电阻35 ;以及逻辑反转元件36。
[0075]4个齐纳二极管33a?33d串联连接在连接点61b和VS端子之间，齐纳二极管33c(第I齐纳二极管)与齐纳二极管33d(第2齐纳二极管)之间的电位输入至开关电路34。齐纳二极管33a?33d各自的击穿电压为Vz，在产生了 VS负电涌的情况下，齐纳二极管33c与齐纳二极管33d之间的电位为3XVz (预先确定的电位)。
[0076]开关电路34以及电阻35连接在VB端子和VS端子之间。开关电路34构成为，在齐纳二极管33c与齐纳二极管33d之间的电位成为3XVz (预先确定的电位)的情况下进行接通。
[0077]在以上的结构中，在产生了 VS负电涌的情况下，GND电位变为比VS电位高很多。因此，如果产生VS负电涌电压，则高压晶体管14b的漏极电位与VS电位之间的电压Vd也变得相当高，齐纳二极管33c与齐纳二极管33d之间的电位钳制在3 XVz。在齐纳二极管33c与齐纳二极管33d之间的电位成为3 X Vz的情况下(即，在产生了 VS负电涌的情况下)，开关电路34切换至接通，生成按照电阻35与开关电路34的导通电阻的比进行电压分配所得到的信号的反转信号，并将该反转信号作为表示产生了 VS负电涌这一情况的检测信号(H的第2MASK信号)。
[0078]即，在通常情况下(在没有产生VS负电涌的情况下)，VS电位与GND电位为同等程度，因此，电压Vd最大也不会大于或等于通常的VB-VS之间的电压。在这种情况下，开关电路34不切换至接通，因此，没有将表示产生了 VS负电涌的检测信号(H的第2MASK信号)向D锁存电路17的STB端子输出。
[0079]另一方面，在产生VS负电涌，电压Vd会变为大于或等于4X Vz的情况下，齐纳二极管33c与齐纳二极管33d之间的电位成为3XVz的电位。在该情况下，开关电路34切换至接通，因此，生成表示产生了 VS负电涌这一情况的检测信号(H的第2MASK信号)，该生成的检测信号向D锁存电路17的STB端子输出。
[0080]根据以上的本实施方式2所涉及的半导体驱动装置(HVIC驱动器11)以及半导体装置，通过适当地选定齐纳二极管33a?33d，从而能够容易地将用于接通开关电路34的电位设定为所希望的电位。
[0081]〈实施方式3>
[0082]图9是表示本发明的实施方式3所涉及的HVIC驱动器11的一部分结构的电路图。此外，在本实施方式3中，对与在实施方式2中已说明的结构要素相同或者类似的结构标注相同标号，以不同点为中心进行以下的说明。
[0083]在本实施方式3中，在图8的开关电路34上，应用有N型MOSFET(metal-oxide-semiconductor field-effect transistor) 37、和连接在 N 型 M0SFET37 的栅极端子与 VS 端子之间的电阻38。
[0084]在齐纳二极管33c与齐纳二极管33d之间的电位成为3XVz的情况下(即在产生了 VS负电涌的情况下)，N型M0SFET37切换至接通。并且，如果N型M0SFET37切换至接通，则与上述的开关电路34同样地，生成按照电阻35与开关电路34的导通电阻的比进行电压分配所得到的信号的反转信号，并将该反转信号作为表示产生了 VS负电涌这一情况的检测信号(H的第2MASK信号)。
[0085]根据以上的本实施方式3所涉及的半导体驱动装置(HVIC驱动器11)以及半导体装置，能够将按照电阻35与N型M0SFET37的导通电阻的比进行电压分配所得到的信号的反转信号，作为表示产生了 VS负电涌这一情况的检测信号而向后级逆变器元件输入。因此，能够进行稳定的信号传输，并且，能够使电路规模紧凑化。另外，通过在通常时N型M0SFET37保持断开，从而能够降低消耗电流。
[0086]<实施方式4>
[0087]图10是表示本发明的实施方式4所涉及的HVIC驱动器11的一部分结构的电路图。此外，在本实施方式4中，对与在实施方式2中已说明的结构要素相同或者类似的结构标注相同标号，以不同点为中心进行以下的说明。
[0088]本实施方式4所涉及的负电涌检测电路32的结构为，取代图8的开关电路34，具有电流反射镜电路39。电流反射镜电路39含有2个N型M0SFET40a、40b而构成。N型M0SFET40a连接在齐纳二极管33d和VS端子之间，N型M0SFET40b连接在电阻35和VS端子之间。并且，N型M0SFET40a、40b的栅极端子相互连接，并且，这些栅极端子与N型M0SFET40a和齐纳二极管33d的连接点连接。
[0089]在以上的结构中，在产生了 VS负电涌的情况下，在齐纳二极管33a?33d中流动电流。电流反射镜电路39在检测到流过齐纳二极管33a?33d的电流的情况下切换至接通，生成按照电阻35与开关电路34的导通电阻的比进行电压分配所得到的信号的反转信号，并将该反转信号作为表示产生了 VS负电涌这一情况的检测信号(H的第2MASK信号)。即，实现了向后级传输电流信号的电路。
[0090]根据上面的本实施方式4所涉及的半导体驱动装置(HVIC驱动器11)以及半导体装置，由于负电涌检测电路32具有执行电流反射镜动作的电流反射镜电路39，因此，通过适当地设计反射镜比以及后级的电压变换用的电阻35，从而能够容易地实现所希望的检测灵敏度。
[0091]〈实施方式5>
[0092]图11是表示本发明的实施方式5所涉及的HVIC驱动器11的一部分结构的电路图。此外，在本实施方式5中，对与在实施方式4中已说明的结构要素相同或者类似的结构标注相同标号，以不同点为中心进行以下的说明。
[0093]本实施方式5所涉及的半导体驱动装置(HVIC驱动器11)以及半导体装置，与实施方式4同样地，具有电流反射镜电路39而构成，因此，在本实施方式5中也能够得到与实施方式4同样的效果。另外，关于电流反射镜电路39，取代2个N型M0SFET40a、40b，具有2个双极晶体管41a、41b而构成，因此，能够将对齐纳二极管33a?33d的钳位电压造成的影响一律地固定为顺向电压VF。因此，能够抑制相对于电流的电压变动。
[0094]<实施方式6>
[0095]图12是表示本发明的实施方式6所涉及的HVIC驱动器11的一部分结构的电路图。此外，在本实施方式6中，对与在实施方式2中已说明的结构要素相同或者类似的结构标注相同标号，以不同点为中心进行以下的说明。
[0096]在本实施方式6中，通过由多个齐纳二极管33a?33d承担图8的二极管15b的功能，从而省略了该二极管15b。另外，通过适当地设计具有比MAIN信号侧的钳位电压小的击穿电压Vz的齐纳二极管的级数，从而能够将第3MASK信号侧的钳位电压设定为所希望的电压。因此，与MAIN信号的灵敏度相比，能够提高第3MASK信号相对于VS电位变动的灵敏度。即，能够容易地将MAIN信号与第3MASK信号的灵敏度差设定为所希望的电压，因此，能够期待VS电位变动时的稳定动作。
[0097]<实施方式7>
[0098]图13是表示本发明的实施方式7所涉及的HVIC驱动器11的一部分结构的电路图。此外，在本实施方式7中，对与在实施方式6中已说明的结构要素相同或者类似的结构标注相同标号，以不同点为中心进行以下的说明。
[0099]本实施方式7所涉及的HVIC驱动器11，在图12示出的HVIC驱动器11结构要素的基础上还具有延迟电路42而构成。该延迟电路42使通过电平移位电路31进行了电平移位的MAIN信号，与在该电平移位中使用的第3MASK信号相比发生延迟。
[0100]图14是表示本实施方式7所涉及的半导体装置的动作的时序图。在产生VS负电涌时，向延迟电路42输入前的MAIN信号(即从逻辑反转兀件16a输出的信号)从H切换至L的定时，成为与第3MASK信号从L切换至H的定时大致相同。如果上述MAIN信号输入至D锁存电路17的D端子，则可以想到由于某种原因，有时MAIN信号从H切换至L的定时比第3MASK信号从L切换至H的定时提前。在这种情况下，导致D锁存电路17将受到因VS负电涌的产生造成的影响后的MAIN信号作为输出信号而进行保持。
[0101 ] 与此相对，在本实施方式7中构成为，将输入至延迟电路42后的MAIN信号，向D锁存电路17输入。因此，能够在因VS负电涌的产生造成的影响反映在MAIN信号之前，可靠地固定HO端子的逻辑值(电位)。即，能够强制地顺序决定D锁存电路17的切换的定时，因此，在含有D锁存电路17等在内的β ON电平移位电路中，能够可靠地抑制VS负电涌的不良影响。
[0102]〈实施方式8>
[0103]图15是表示本发明的实施方式8所涉及的HVIC驱动器11的一部分结构的电路图。此外，在本实施方式8中，对与在实施方式7中已说明的结构要素相同或者类似的结构标注相同标号，以不同点为中心进行以下的说明。
[0104]在本实施方式8中，向延迟电路42输入第3MASK信号。延迟电路42基于第3MASK信号等，判定在负电涌检测电路32中是否检测出了 VS负电涌的产生。并且，在延迟电路42判定为检测出VS负电涌的产生的情况下，延迟电路42使MAIN信号延迟。S卩，本实施方式8所涉及的延迟电路42，只在负电涌检测电路32检测出VS负电涌的产生的情况下，使MAIN信号延迟。
[0105]根据本实施方式8所涉及的半导体驱动装置(HVIC驱动器11)以及半导体装置，能够在通常情况下(在没有产生VS负电涌的情况下)，对延迟电路42的使输出(MAIN信号)发生延迟这一动作进行抑制。
[0106]〈实施方式9>
[0107]图16是表示实施方式9所涉及的半导体装置的结构的电路图。此外，在本实施方式9中，对与在实施方式I中已说明的结构要素相同或者类似的结构标注相同标号，以不同点为中心进行以下的说明。
[0108]图6示出的半导体装置具有生成VB电位(预先确定的第2电位)的电源53。与此相对，在图16所示的本实施方式9所涉及的半导体装置中，取代电源53，具有包含自举二极管46a以及自举电容器46b在内的自举电路。
[0109]自举二极管46a的正极与电源52(图1)所连接的VCC端子连接，自举二极管46a的负极与VB端子连接。自举电容器46b连接在VB端子与VS端子之间。按照上述方式构成的自举电路，能够基于电源52的电力，在自举电容器46b中生成与电源53同等的电力。即，自举电路能够基于在N侧SW元件Ib中使用的电源52的电力，生成用于生成VB电位的电力。
[0110]根据以上的本实施方式9所涉及的半导体装置，在检测出VS负电涌时，VB电位成为从VCC电位(VCC端子的电位)下降了顺向电压VF的电位。因此，能够确定VS负电涌时的电位顺序。其结果，能够提高VS负电涌的检测灵敏度。
[0111]此外，本发明在其发明范围内，能够将各实施方式进行自由地组合，或者对各实施方式进行适当地变形、省略。
【权利要求】
1.一种半导体驱动装置，其能够驱动串联连接在高电位与低电位之间的高压侧半导体开关元件以及低压侧半导体开关元件， 其中，该半导体驱动装置具有: 负电涌检测电路，其检测在所述高压侧半导体开关元件与所述低压侧半导体开关元件的连接点处是否产生了负电涌；以及 电平移位电路，其在由所述负电涌检测电路检测出所述负电涌的产生的情况下，保持用于所述高压侧半导体开关元件的驱动的驱动电压。
2.根据权利要求1所述的半导体驱动装置，其中， 所述负电涌检测电路具有第I以及第2齐纳二极管， 在产生了所述负电涌的情况下，第I以及第2齐纳二极管之间的电位变为预先确定的电位。
3.根据权利要求2所述的半导体驱动装置，其中， 所述负电涌检测电路还具有N型MOSFET，该N型MOSFET在所述第I以及第2齐纳二极管之间的电位变为所述预先确定的电位的情况下，能够生成表示产生了所述负电涌这一情况的检测信号。
4.根据权利要求1所述的半导体驱动装置，其中， 所述负电涌检测电路具有电流反射镜电路，该电流反射镜电路在产生了所述负电涌的情况下，能够生成表示产生了所述负电涌这一情况的检测信号。
5.根据权利要求4所述的半导体驱动装置，其中， 所述电流反射镜电路含有2个N型MOSFET。
6.根据权利要求4所述的半导体驱动装置，其中， 所述电流反射镜电路含有2个双极晶体管。
7.根据权利要求1至6中任一项所述的半导体驱动装置，其中， 所述电平移位电路通过根据第I信号使第2信号进行电平移位，从而能够保持所述驱动电压，其中，该第I信号是基于所述连接点处的第I电位、预先确定的第2电位、所述低电位以及所述负电涌检测电路的检测结果而生成的，该第2信号是基于所述第I电位、所述第2电位以及输入信号而生成的， 所述半导体驱动装置还具有延迟电路，该延迟电路使通过所述电平移位电路进行电平移位的所述第2信号与在该电平移位中使用的所述第I信号相比发生延迟。
8.根据权利要求7所述的半导体驱动装置，其中， 所述延迟电路在由所述负电涌检测电路检测出负电涌的产生的情况下，使所述第2信号延迟。
9.一种半导体装置，其具有: 高压侧半导体开关元件以及低压侧半导体开关元件，它们串联连接在高电位与低电位之间；以及 半导体驱动装置，其能够驱动所述高压侧半导体开关元件以及所述低压侧半导体开关元件， 所述半导体驱动装置具有: 负电涌检测电路，其检测在所述高压侧半导体开关元件与所述低压侧半导体开关元件的连接点处是否产生了负电涌；以及 电平移位电路，其在由所述负电涌检测电路检测出所述负电涌的产生的情况下，保持用于所述高压侧半导体开关元件的驱动的驱动电压。
10.一种半导体装置，其具有: 高压侧半导体开关元件以及低压侧半导体开关元件，它们串联连接在高电位与低电位之间； 半导体驱动装置，其能够驱动所述高压侧半导体开关元件以及所述低压侧半导体开关元件； 延迟电路；以及 自举电路， 所述半导体驱动装置具有: 负电涌检测电路，其检测在所述高压侧半导体开关元件与所述低压侧半导体开关元件的连接点处是否产生了负电涌；以及 电平移位电路，其在由所述负电涌检测电路检测出所述负电涌的产生的情况下，保持用于所述高压侧半导体开关元件的驱动的驱动电压， 所述电平移位电路通过根据第I信号使第2信号进行电平移位，从而能够保持所述驱动电压，其中，该第I信号是基于所述连接点处的第I电位、预先确定的第2电位、所述低电位以及所述负电涌检测电路的检测结果而生成的，该第2信号是基于所述第I电位、所述第2电位以及输入信号而生成的， 所述延迟电路使通过所述电平移位电路进行电平移位的所述第2信号与在该电平移位中使用的所述第I信号相比发生延迟， 所述自举电路能够基于在所述低压侧半导体开关元件中使用的电源的电力，生成用于生成所述第2电位的电力。
【文档编号】H02M1/32GK104348346SQ201410381448
【公开日】2015年2月11日 申请日期:2014年8月5日 优先权日:2013年8月5日
【发明者】今西元纪, 堺宪治, 仲岛天贵 申请人:三菱电机株式会社