一种防穿通驱动电路

1.本发明属于模拟集成电路技术领域，具体涉及一种防穿通驱动电路。


背景技术：

2.在模拟集成电路中，功率级栅极驱动电路功率开关管是功率转换、led驱动等芯片的核心电路之一；其他功能模块中也会需要放大控制信号驱动后级晶体管，驱动电路的特征直接影响开关电源工作的安全可靠性和性能指标。
3.采用同步整流技术的开关电源电路中，为了保证上下管不同时开启，避免造成穿通损坏电路，需要在开关转换过程中设置死区时间以保护电路安全工作；非功率级驱动中，为了保证后续电路的正常开关，仍需要保证充放电驱动级上下管不同时开启，也需要死区时间。传统的固定死区时间虽然在设计上较为简单，但是为了保证所有条件下都不发生上下功率管穿通的情况，需要将死区时间设计的相当长，这样不可避免地会产生较长时间的体二极管导通，增大了功率损耗。死区时间设置的不合理是产生功率损失的主要原因之一，为了尽量减小这种体二极管导通对电路性能的影响，需要引入自适应死区时间技术优化死区时间，提高转换效率。由于上下拉电流峰值均为安培级别，当下功率管完成开关转换时，同样需要对上下拉mosfet设置死区时间，以防止发生电流穿通。


技术实现要素：

4.本发明的目的就是为了解决传统的驱动电路存在的上述问题，提出一种防穿通的驱动电路结构。
5.为实现上述目的，本发明的技术方案为：
6.一种防穿通驱动电路，如图1所示，包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管、第五nmos管、第一反相器和第二反相器；第一反相器的输入端接输入控制信号，第一反相器的输出端接第二反相器的输出端，第二反相器的输出端接第一pmos管漏极、第一nmos管漏极、第五nmos管栅极和第五pmos管栅极；第一pmos管源极接电源，其栅极接第三pmos管漏极；第二pmos管源极接电源，其栅极接第三pmos管漏极，第二pmos管漏极接第二nmos管漏极；第二nmos管栅极接第五pmos管漏极，第二nmos管源极接地；第三pmos管源极接电源，其栅极输入控制信号，其漏极接第五nmos管漏极；第五nmos管源极接第四nmos管漏极，第四nmos管栅极接输入控制信号，其源极接地；第四pmos管源极接电源，其栅极接输入控制信号，其漏极接第五pmos管源极；第五pmos管漏极接第三nmos管漏极，第三nmos管栅极接输入控制信号，其源极接地；第一nmos管的栅极接第五pmos管漏极，第一nmos管的源极接地；第二nmos管的栅极接第五pmos管的漏极，其源极接地；第二pmos管漏极和第二nmos管漏极的连接点为驱动电路输出端输出驱动信号。
7.上述方案中，通过带使能管的反相器和电流竞争将单个输入控制信号分为两个有自适应死区时间的控制信号，防止了p/n型驱动管mn2/mp2的上下穿通问题。mn1和mp1的电
流大小反应驱动管mn2和mp2的开关状态，通过mn1和mp1和inv2的电流竞争，决定使能管控制信号en_ctrl，决定何时开启上控制支路的下拉和下控制支路的上拉。使能管控制信号en_ctrl延迟于输入控制信号input_ctrl一定时间后跳变，控制驱动管栅极信号pg和ng的开关，使mp2和mn2的开启时间没有重叠部分，具有自适应死区时间，防止了上下管的穿通。
8.本发明的有益效果为，本发明采用自适应死区时间的防穿通驱动策略，避免了死区时间过长或过短造成的功率损耗等问题，使功率管或驱动管可以实现可靠的开关动作，确保了自适应死区驱动电路的可靠性。
附图说明
9.图1为本发明的防穿通驱动电路的原理图；
10.图2为本发明中的基本时序逻辑图。
具体实施方式
11.下面结合附图，对本发明技术方案进行详细描述：
12.如图1所示，电路中的vdd为电源电压，input_ctrl为输入控制信号，en_ctrl为反相器中使能管的使能控制信号，pg为mp1和mp2的栅极信号，ng为mn1和mn2的栅极信号，output_drv为输出驱动信号。mn1和mp1栅极与mn2和mp2连接，mn2和mp2的栅极ng和pg通过控制mn1和mp1的电流大小反应驱动管mn2和mp2的开关状态。mn5和mp5做反相器中的使能管，只有当en_ctrl和input_ctrl同相时才会控制反相器正常开关。input_ctrl经过inv1和inv2得到en_ctrl，但因为mn1和mp1的电流大小反应驱动管mn2和mp2的开关状态，且mn1的下拉能力强于inv2中p管的上拉能力，mp1的上拉能力强于inv2中n管的下拉能力，所以en_ctrl的实际电位受ng和pg控制。具体的时序逻辑图如图2所示。
13.当input_ctrl跳为高电平信号时，mn3开启，开始对mn1与mn2的栅极ng放电，此时mn1的电流能力强于inv1的电流能力，en_ctrl仍为低电平，因此mn5关断，故mp2保持为关断状态。当mn2与mn1的栅极电压ng下降到(为阈值电压附近)使得mn1与mn2关断时，mn1关断，此时inv1的电流能力强于mn1的电流能力，进而使得en_ctrl跳为高电平，mn5开启，由于input_ctrl为高电平，故mn4开启，从而使得mp1和mp2的栅极电压pg开始下降，最终使得mp2开启。mn2关断到mp2开启之间的时间为死区时间。
14.当input_ctrl跳为低电平信号时，mp3开启，开始对mp1与mp2的栅极pg充电，此时mp1的电流能力强于inv1的电流能力，en_ctrl仍为高电平，因此mp5关断，故mn2保持为关断状态。当mp2与mp1的栅极电压pg上升到(为vdd减去阈值电压附近)使得mp1与mp2关断时，mp1关断，此时inv1的电流能力强于mp1的电流能力，进而使得en_ctrl跳为低电平，mp5开启，由于input_ctrl为低电平，故mp4开启，从而使得mn1和mn2的栅极电压ng开始上升，最终使得mn2开启，输出信号跳低。mp2关断到mn2开启之间的时间为死区时间。
15.通过对防穿通驱动开关过程的分析可以看出防穿通驱动的自适应死区时间有效防止了上下驱动管的同时开启导通，避免了死区时间过长或过短造成的功率损耗等问题，使功率管或驱动管可以实现可靠的开关动作。


技术特征：
1.一种防穿通驱动电路，其特征在于，包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管、第五nmos管、第一反相器和第二反相器；第一反相器的输入端接输入控制信号，第一反相器的输出端接第二反相器的输出端，第二反相器的输出端接第一pmos管漏极、第一nmos管漏极、第五nmos管栅极和第五pmos管栅极；第一pmos管源极接电源，其栅极接第三pmos管漏极；第二pmos管源极接电源，其栅极接第三pmos管漏极，第二pmos管漏极接第二nmos管漏极；第二nmos管栅极接第五pmos管漏极，第二nmos管源极接地；第三pmos管源极接电源，其栅极输入控制信号，其漏极接第五nmos管漏极；第五nmos管源极接第四nmos管漏极，第四nmos管栅极接输入控制信号，其源极接地；第四pmos管源极接电源，其栅极接输入控制信号，其漏极接第五pmos管源极；第五pmos管漏极接第三nmos管漏极，第三nmos管栅极接输入控制信号，其源极接地；第一nmos管的栅极接第五pmos管漏极，第一nmos管的源极接地；第二nmos管的栅极接第五pmos管的漏极，其源极接地；第二pmos管漏极和第二nmos管漏极的连接点为驱动电路输出端输出驱动信号。

技术总结
本发明属于模拟集成电路技术领域，具体涉及一种防穿通驱动电路。本发明采用自适应死区时间的防穿通驱动策略，避免了死区时间过长或过短造成的功率损耗等问题，使功率管或驱动管可以实现可靠的开关动作，确保了自适应死区驱动电路的可靠性。动电路的可靠性。动电路的可靠性。


技术研发人员：周泽坤 张志坚 吴徽 王佳妮 王卓 张波
受保护的技术使用者：电子科技大学
技术研发日：2021.09.26
技术公布日：2021/12/21