专利名称：数字锁相环的滤波方法
技术领域：
本发明涉及数字通信领域，更具体地说，属于数字传输中使用接收信号的瞬变来控制同步信号发生装置的相位的技术。
锁相环路(PLL)是一种闭环的跟踪系统，它能够跟踪输入信号的相位和频率。它跟踪固定频率的输入信号没有频差；跟踪频率变化的输入信号时精度也很高。锁相环路分为模拟锁相环路(APLL)和数字锁相环路(DPLL)两种。模拟锁相环路由鉴相器(PD)、环路滤波器(LPF)和压控分频器(VCO)三部分组成。其特点是抖动抑制性能好，但工艺上离散度大，制造成本较高，稳定性差。
如果数字锁相环的部分电路采用数字电路，就叫部分数字环，它的原理和模拟锁相环路相近，其缺点是由于仍采用模拟电路来实现频率控制，这样依然存在器件离散性大、生产制造难度大、成本较高的弊病。全数字锁相环路全部由数字电路组成，美国专利(US5033064)对全数字锁相环路提出了一种较新的实现方法。这种方法实现的全数字锁相环路的抖动转移特性和净抖动输出特性良好，但缺点是没有提出一种有效的环路滤波方法，它在较低频段的抖动滤波性能不够理想。
本发明的目的是提出一种新的数字锁相环滤波方法，使数字锁相环在较低和较高频段，抖动容限、抖动转移和净输出抖动性能都非常优良。
本发明的目的是这样实现的。
数字锁相环的滤波方法，包括以下步骤第一步，以先进先出存储器半满为理想状况，确定参考时钟Fref和数控分频器输出的本地恢复时钟Fdco之间的相位差理想值；第二步，由减法器计算所得之先进先出存储器写/读地址差来确定参考时钟Fref和数控分频器输出的本地恢复时钟Fdco之间的相位差；第三步，将所述相位差与所述相位差理想值进行比较，如果相位差小于理想值，就减小所述数控分频器输出的本地恢复时钟Fdco；如果相位差大于理想值，就增大数控分频器输出的本地恢复时钟Fdco，使相位差稳定在理想值，其特征在于在第三步对所述本地恢复时钟Fdco进行调整时，以相位差理想值为中心，将相位差分成不同区段，对于相位差理想值所在的区段，本地恢复时钟Fdco随相位差变化的速度最小；其它区段的本地恢复时钟Fdco随相位差变化的速度是随相位差与相位差理想值的距离逐段增加；离相位差理想值最远的区段，本地恢复时钟Fdco随相位差变化的速度最大。
由于本发明是建立在数字锁相环的基础上，所以能克服模拟锁相环的离散度大、成本高、稳定性差的缺点；最重要的是数控分频器输出的本地时钟恢复频率Fdco能根据不同的频率差异进行自适应调节，在参考时钟Wclk与本地恢复时钟Rclk的相位差远离平衡点时，本地恢复时钟频率Fdco能迅速向标称频率拉近，而在接近平衡点时，又以较小速率调整，这样兼顾了不误码和抖动最小化两项重要的通信指标，所以抖动容限得到较大提高，抖动转移特性很好，净输出抖动在低频和高频部分的指标都有改善。
下面结合附图和实施例对发明进行详细说明。
图1为数字锁相环路原理方框图；图2是本发明实施例电路方框图；图3是滤波运算函数原理图。
根据图1，全数字锁相环主要由鉴相器1、滤波运算电路2和数控分频器3组成；比相器1接收远端时钟Wclk和本地恢复时钟Rclk，并对两信号进行鉴频、鉴相，然后向滤波运算电路2输出相位差；滤波运算电路根据相位差计算出相应的累加值K；数控分频器3由加法器301和寄存器302组成，加法器301将寄存器302、滤波运算电路2输出的数据S和K进行加法运算，寄存器302在每一个Fs(本地高速时钟)的上升沿存储本次加法结果(寄存器组的位数与加法器相同，只存储加法器的和，不存进位信号)并向加法器301输出累加数据S(n0)(即上次加法结果)，从而实现累加功能。累加器和的最高位(MSB)即为数控分频器恢复的本地恢复时钟频率(Fdco)，它又提供给鉴相器进行鉴相。累加器301的工作频率(Fs)由本地高速晶振提供。
图2是本发明实施例的具体结构方框图，它采用58.32MHz的本地高速晶振来恢复一个抖动最小化的2.048MHz时钟，数控分频器3采用24位累加器。其中数字鉴相器1完成锁相环路的鉴频、鉴相，内部结构包括128比特的先进先出存储器(FIFO)101、读地址计数器103、写地址计数器102、减法器(WADDR-RADDR)104、相位采样电路105和同步电路106、107。减法器WADDR-RADDR计算读写地址的差异，它的运算结果经过帧时钟采样后，向环路滤波器2输入相位差异的整数部分Dif_int0(60)，而向环路滤波器2输入的相位差的小数部分即Dif_fac0(20)则来自数控分频器DCO的高三位Sum(2321)；环路滤波器2根据相位差完成对累加值K的运算，并把数据输出给数控分频器3，以实现累加，环路滤波器2根据相位差来计算K值的方法将在后面进行详细说明；采样电路105的时钟为经过本地高速时钟(Clk58m)同步后的Fmclk，Fmclk为帧信号，在每一帧的帧头特定位置出现。数控分频器3，它在本地高速时钟Clk58m的节拍下对环路滤波器2输出的数据K(230)进行累加，加法所得进位信号自然溢出，加法和在每一个Clk58m的上升沿存入寄存器组Sum(230)302，寄存器组302的最高位Sum(23)即为本地恢复时钟Rclk。
环路滤波器是锁相环路的滤波运算模块，它实现运算累加值K的功能，并借此调整数控分频器输出的本地恢复时钟频率，它的运算方法如下。
先以先进先出存储器FIFO半满为平衡点，确定相位差理想值。本实施例中，先进先出存储器FIFO深度为128bit，所以相位差的平衡点，即理想值就是64bit。
减法器104根据写地址计数器102输出的数据WADDR(60)和读地址计数器103输出的数据RADDR(60)，计算参考时钟频率Fref和本地恢复时钟频率Fdco之间的相位差W-R，并把计算结果在经过帧时钟取样之后，向滤波运算模块2输出，作为相位差的整数部分Dif-int0(60)，参考时钟Fdco即为FIFO写时钟，本地恢复时钟即为FIFO读时钟；累加器3向相位采样电路105输出的数据Dif-fac(20)是24位寄存器的高三位Sum(2321)，该数据经相位采样后，作为相位差的小数部分输出给滤波运算模块2。
环路滤波器即滤波运算模块2根据相位采样电路输出的数据Dif-int、Dif-fac与相位差理想值64bit的差异大小，分段计算累加值K，在相位差W-R偏离理想值64bit较大时，K值随相位差W-R变化的速率也比较大，在相位差W-R偏离理想值64bit较小时，K值随相位差W-R变化的速率也比较小；然后将K值输出给累加器3进行累加，使得在相位差W-R偏离理想值64bit较大时，本地恢复时钟Rclk频率即累加结果的最高位S(23)向标称频率2.048MHz靠近的速率也较大，而在相位差W-R偏离理想值64bit较小时，本地恢复时钟频率向标称频率2.048MHz靠近的速率也较小。
本实施例中，环路滤波器对K值的计算采用7段4系数法。用函数表达为 其中，x为参考时钟与本地恢复时钟之间的相位差，即W-R；K(x)表示累加值K是关于相位差x的函数；K0是相位差x＝64bit时环路滤波器输出的累加值，具体数值由本地恢复时钟标称频率Fdco、本地高速晶振频率Fs、累加器位数n决定，本实施例中其值为K0＝(Fdco×2n)/Fs＝(2.048×224)/58.32＝589159α0、α1、α2、α3为四个系数，反映累加值K随相位差W-R变化的快慢，要求α0＜α1＜α2＜α3，这样才能保障相位差偏离理想值越远的区段，累加值K随相位差变化的速度越快。本实施例中取α0＝1，α1＝2，α2＝3，α3＝4因为本实施例中先进先出存储器FIFO深度是128 bit，所以相位差的取值范围为0-128bit。
图3为K值函数对应的折线图，由该图可直观地看出，累加值K是关于相位差x的分段连续函数。在相位差偏离理想值64bit最远的区段，如0-16bit和112-128bit区段，折线最陡，K值随相位差变化的速度最大，本地恢复时钟频率向标称频率2.048MHz靠近的速度也最快；相位差偏离理想值较大的区段，如16-32bit和96-112bit区段，折线较陡，K值随相位差变化的速度较大，本地恢复时钟频率向标称频率2.048MHz靠近的速度也较快；相位差偏离理想值较小的区段，如32-48bit和80-96bit区段，折线较平，K值随相位差变化的速度较小，本地恢复时钟频率向标称频率2.048MHz靠近的速度也较慢；相位差偏离理想值最小的区段，即48-80bit区段，折线最平，K值随相位差变化的速度最小，本地恢复时钟频率向标称频率2.048MHz靠近的速度也最小。从而在实现不误码的同时，兼顾了抖动最小化，使得数字锁相环的抖动容限得到较大提高，抖动转移特性很好，净输出抖动在低频和高频部分的指标都有改善。在本实施例中，参考时钟频率为20Hz时，抖动容限为60UI，抖动抑制特性高于-30db；频率在20～18KHz时，净输出抖动小于0.1UI，在频率为18～100KHz时，净输出抖动一般为0.035UI。
权利要求
1.数字锁相环的滤波方法，包括以下步骤第一步，以先进先出存储器(101)半满为理想状况，确定参考时钟(Fref)和数控分频器(3)输出的本地恢复时钟(Fdco)之间的相位差理想值；第二步，由减法器(104)计算所得之先进先出存储器写/读地址差来确定参考时钟(Fref)和数控分频器(3)输出的本地恢复时钟(Fdco)之间的相位差；第三步，将所述相位差与所述相位差理想值进行比较，如果相位差小于理想值，就减小所述数控分频器(3)输出的本地恢复时钟(Fdco)；如果相位差大于理想值，就增大数控分频器(3)输出的本地恢复时钟(Fdco)，使相位差稳定在理想值，其特征在于在第三步对所述本地恢复时钟(Fdco)进行调整时，以相位差理想值为中心，将相位差分成不同区段，对于相位差理想值所在的区段，本地恢复时钟(Fdco)随相位差变化的速度最小；其它区段的本地恢复时钟(Fdco)随相位差变化的速度是随相位差与相位差理想值的距离逐段增加；离相位差理想值最远的区段，本地恢复时钟(Fdco)随相位差变化的速度最大。
2.根据权利要求1所述的数字锁相环的滤波方法，其特征在于所述先进先出存储器全满为128bit，所以参考时钟(Fref)和本地恢复时钟(Fdco)之间的相位差理想值为64bit。
3.根据权利要求1所述的数字锁相环的滤波方法，其特征在于所述本地恢复时钟频率(Fdco)是本地高速时钟Fs经所述数控分频器(3)分频得到。
4.根据权利要求3所述的数字锁相环的滤波方法，其特征在于所述本地高速时钟(Fs)取58.22MHz，本地恢复时钟(Fdco)的标称频率即要求数控分频器(3)输出的理想频率取2.048MHz。
5.根据权利要求3或者4所述的数字锁相环的滤波方法，其特征在于所述数控分频器(3)对所述本地高速时钟(Fs)进行分频时，输出的本地恢复时钟(Fdco)随所述相位差变化，这种变化是通过环路滤波器(2)计算累加数K的大小来控制的，包括第一步，相位采样电路(105)对相位差进行采样；第二步，环路滤波器(2)根据相位差采样计算累加数K；第三步，累加器(3)对累加数K进行累加；第四步，累加器(3)输出累加和的最高位，即为本地恢复时钟频率(Fdco)。
6.根据权利要求5所述的数字锁相环的滤波方法，其特征在于所述累加数K是关于相位差的多折线连续函数。
7.根据权利要求1、2、4或者6所述的数字锁相环的滤波方法，其特征在于当所述相位差取理想值64bit，本地高速时钟取58.22MHz时，所述数控分频器(3)输出的本地恢复时钟频率(Fdco)为理想标称频率2.048MHz，此时累加数K取理想值K0＝590171。
8.根据权利要求7所述的数字锁相环的滤波方法，其特征在于在所述先进先出存储器(101)全满128bit范围内，将相位差分成0-16bit、16-32bit、32-48bit、48-80bit、80-96bit、96-112bit、112-128bit七个区段，在每个区段，累加数K都随相位差线性变化，其斜率依次为α3、α2、α1、α0、α1、α2、α3。
9.根据权利要求8所述数字锁相环的滤波方法，其特征在于所述斜率大小满足关系α0＜α1＜α2＜α3。
10.根据权利要求8或者9所述的数字锁相环的滤波方法，其特征在于α0＝1、α1＝2、α2＝3、α3＝4。
全文摘要
一种数字锁相环的滤波方法,先确定参考时钟和本地恢复时钟的相位差理想值;然后由减法器计算它们之间的相位差;将所得的相位差和相位差理想值进行比较,并增大或减少本地恢复时钟,使相位差稳定在理想值。特点在于调整本地恢复时钟时以相位差理想值为中心,将相位差分成不同区段,相位差理想值所在的区段,本地恢复时钟随相位差变化的速度最小;离相位差理想值越远的区段,本地恢复时钟随相位差变化得越快。
文档编号H03L7/085GK1307406SQ0010158
公开日2001年8月8日 申请日期2000年1月27日 优先权日2000年1月27日
发明者何庭波 申请人:华为技术有限公司