专利名称：滤波数据流的输入滤波级与滤波数据流的方法
技术领域：
本发明涉及滤波数据流的输入滤波级、I2C总线接口、集成电路以及滤波数据流的方法。
在串行数据传输运行期间，特别是通过无屏蔽传输线传输数据期间，例如，对于使用I2C总线系统的情况，经常对信号产生干扰。对于本例，这种干扰为由串音或反射或电磁感应引起的尖峰电压和干扰脉冲。
特别是，当没有提供合适的总线端接法时，通常，在I2C总线系统中存在线路反射，在I2C总线系统中，可以附加变号连接输入接口。此外，如果不是全部输入级位于印刷电路板上，则长传输路径会额外引起总线更难于被调谐。
可以使用输入滤波级来抑制这种干扰。通常，所使用的输入滤波器为施密特触发器，施密特触发器忽略信号在特定阈值之下或之上的波动，因此，仅将可明确检测到的信号电平的变化传送到与下游电路相连的逻辑电路。例如，这种电路通常被用作键盘上的“除抖动”键。
然而，施密特触发器的缺点是，其幅值大于信号的干扰脉冲和尖峰电压被并入信号，并被错误地传送到与下游电路相连的逻辑电路。
本发明的目的是提供一种输入滤波级以及一种用于滤波通过输入线提供的数据流的滤波方法，在输入线中，将干扰，特别是干扰脉冲和尖峰电压可靠滤除，目标是提供电路复杂性尽量低的输入滤波级。
本发明提供了一种用于滤波数据流的输入滤波级，该输入滤波级具有寄存器群，该寄存器群具有多个串联连接的寄存器并被连接到输入线；以及转换装置，该转换装置被连接到输出线和寄存器群用于转换输出线，寄存器群中的第一寄存器的信号输入端被连接到输入线；寄存器群中的后续寄存器的信号输入端被连接到寄存器群中前面寄存器的各信号输出端；多个寄存器的时钟输入端被分别连接到时钟线，时钟线可以用于以采样频率传输采样信号，采样频率高于数据流的最高数据传输频率；并且转换装置被连接到寄存器群，以致当在多个寄存器的各信号输出端产生的输出信号为相同逻辑电平时，可以将输出线转换为多个寄存器的输出信号的逻辑电平。
与现有技术相比，利用本发明获得的本质优点在于，提供了利用简单电路用于抑制在总线上传输的数据流的干扰，特别是用于抑制由于传输线反射或串音引起的干扰的可能性。
可以将公开的方法应用于任何受干扰影响的信号线，可以利用时钟对受干扰影响的信号线进行采样，该时钟的频率高于数据流的数据传输频率。
在本发明的一个实施例中，为这里所使用的移位寄存器准备多个均为D型触发器的寄存器。
本发明的一个有利改进是提供包括三个寄存器的寄存器群，这意谓着所要求的电路复杂性最低。
合适的采样频率为多倍于数据传输的最高频率，优先为50MHz，这样可以提高对干扰的消除。
在本发明的一个实施例中，电路装置包括“与”门、“或非”门以及附加寄存器，“与”门和“或非”门的输入端被分别连接到多个寄存器之一的信号输出端，“与”门和“或非”门的输出端被分别连接到附加寄存器的输入端。这样就允许利用简单逻辑门构建电路装置。
可以将根据本发明的滤波输入级方便地应用于I2C总线系统或集成电路。
因此，在所附的权利要求中引述了本发明方法所要求的优点。
对于本发明方法，提供合适的可以利用SR型触发器转换的输出线，只有当寄存器的信号输出端均为逻辑电平“1”时，可以假定SR型触发器的S输入端的逻辑电平为“1”，并且只有当寄存器的信号输出端均逻辑电平“0”时，可以假定SR型触发器的R输入端的逻辑电平为“1”。
以下将借助附图描述本发明的说明性实施例，其中
图1示出输入滤波级的原理说明。
图1示出根据本发明的实施例，寄存器群1包括依次连接的三个寄存器1A、1B和1C。用于传输串行数据流的输入线2连接到第一寄存器1A的输入端D1A。在寄存器群1中，第一寄存器1A的不倒相输出端Q1A连接到第二寄存器1B的输入端D1B；第二寄存器1B的输出端Q1B连接到第三寄存器1C的输入端D1C。寄存器群1中的各寄存器均连接到时钟线3，时钟线3用于传输采样时钟信号T。
寄存器1A、1B、1C的不倒相输出端Q1A、Q1B、Q1C分别连接到“与”门4和“或非”门5的输入端。“与”门4的输出端6和“或非”门5的输出端7分别连接到附加寄存器8，附加寄存器8具有输出线9。
“与”门4、“或非”门5以及附加寄存器8一起构成转换装置，该转换装置可以转换输出线9的逻辑电平。只有当三个寄存器1A、1B、1C的所有输出端Q1A、Q1B、Q1C具有逻辑“1”时，“与”门4的输出端6才转换到逻辑“1”。同样只有当三个寄存器1A、1B、1C的所有输出端Q1A、Q1B、Q1C具有逻辑“0”时，“或非”门5的输出端7才转换到逻辑“0”。
“与”门4的输出端6被连接到附加寄存器8的S输入端，附加寄存器8为SR型触发器。“或非”门5的输出端7被连接到SR型触发器的R输入端。与寄存器群1中的寄存器1A、1B、1C的定时方法相同，由SR型触发器构成的附加寄存器8也由采样时钟信号T定时。
如果假定SR型触发器8的S输入端为“1”，则在下一个时钟信号的边沿，输入滤波级的输出信号被转换到逻辑“1”。如果假定SR型触发器8的R输入端为“1”，则在下一个时钟信号的边沿，输入滤波级的输出信号被复位到逻辑“0”。如果S输入端和R输入端均为“0”，则输出信号保持先前的值不变(采样时钟信号T的先前时钟信号边沿的存储值)。
其S输入端和R输入端均假定为逻辑“1”的SR型触发器8的状态不发生变化，因为“与”门4和“或非”门5分别接收了相同的输入信号，所以对于各种输入状况均发送一个“1”。如果“与”门4的输出端6为“1”，则“或非”门5的输出端7就永远不会为“1”。
如果输入信号的信号逻辑电平由“0”变为“1”，则将此逻辑电平“1”与采样时钟信号T的下一个上升边一起传送到寄存器群1中的第一寄存器1A，即第一寄存器1A的输出端Q1A的逻辑电平由“0”变为“1”。由于此输出端Q1A连接到第二寄存器1B的输入端D1B，所以逻辑“1”与采样时钟信号T的下一个上升边一起被传送到第二寄存器1B。连续进行上述操作直到寄存器群1中的所有寄存器1A、1B、1C均记忆了逻辑电平“1”，其条件是在此期间内输入信号不发生变化。
由于采样时钟信号T的频率比通过输入线2传输的串行数据的频率高许多倍，因此，串行数据发生的变化或由此引起的输入信号的变化比采样时钟信号T的变化慢得多，通常，如果信号波形没有承受干扰，则将逻辑“1”施加到输入端。在采样时钟信号T的三个上升边之后，此逻辑电平“1”已被传送到寄存器群1的三个寄存器1A、1B、1C。三个寄存器1A、1B、1C的输出端Q1A、Q1B、Q1C均记具有逻辑电平“1”。
随着寄存器群1中的寄存器1的输出端Q1C由逻辑电平“0”变为逻辑电平“1”，“与”门4的输出端6变为“1”。其结果是，“1”被施加到SR型触发器8的S输入端，并且与采样时钟信号T的下一个上升边一起将逻辑电平“1”连接到SR型触发器8的输出端，即在四个采样时钟信号T的上升边之后，输入线2上的输入信号的逻辑电平由“0”到“1”的电平变化被传送到SR型触发器8的输出端。
如果输入信号的逻辑电平由“1”反向变为“0”，则在采样时钟信号T的三个上升边内，以同样的方法将此“0”逻辑电平传送到寄存器群1中的寄存器1A、1B、1C。寄存器的全部三个输出端Q1A、Q1B、Q1C一出现逻辑电平“0”，“或非”门5就将其输出端7转换为逻辑电平“1”，并将“1”施加到SR型触发器8的R输入端，并利用采样时钟信号T的下一个上升边复位SR型触发器8，结果，输出信号由“1”变为“0”。因此，在采样时钟信号的四个上升边内，可以将输入信号由“1”到“0”的变化进行传送。
采样时钟信号T的频率优先多倍于输入信号(串行数据)的频率，结果是，在输入信号的变化与输出信号的变化之间不会产生明显的延迟。对于上述实施例，不将低于三倍于采样时钟信号的时钟周期的任何信号脉冲传送到输出端。由于输入信号的频率远低于采样时钟信号T的频率，以致短脉冲通常恰好成为干扰脉冲或尖峰电压，干扰脉冲或尖峰电压不是所希望并且决不能传送到输入滤波级的输出端。
在上述实施例中使用的、具有依序连接的寄存器1A、1B、1C的寄存器群1用于说明本发明。显然，寄存器群1中包括的寄存器可以多于三个。需要对寄存器群1和采样时钟信号T进行调整，使得寄存器群1足够长以致可以从输入信号中滤除最长的反射或干扰而无需在该处理过程中对有效数据信号进行抑制。在本发明中，通过将寄存器群1中的寄存器数乘以采样时钟信号T的时钟周期就得到了利用输入滤波器可以滤除的干扰信号的最长时长。
因此，可以将输入滤波器配置到任何需要的领域。当设计输入滤波器时，首先选择寄存器群1的寄存器数，然后选择采样时钟信号的频率。为此，应该注意，可以由此输入滤波器抑制的干扰脉冲越大，则输入滤波器中输入信号与输出信号之间的延迟就越长。
在上述实施例中，寄存器群1中的寄存器均为D型触发器。然而，也可以使用其它类型的寄存器或适于构建移位寄存器的转换单元。
“与”门4、“或非”门5以及SR型触发器8一起构成一种可能的转换装置，当假定所有三个寄存器1A、1B、1C的输出端Q1A、Q1B、Q1C或者为“1”或者为“0”时，该转换装置可以将输出线9的逻辑电平转换为寄存器群1中的寄存器1A、1B、1C的逻辑电平。显然，还可以利用其它转换单元来构建这种转换装置，只要其能够保持基于本发明的逻辑功能就可以。在此，其实质特征是，只有当输入信号的变化影响寄存器群1中的寄存器1A、1B、1C的所有输出端Q1A、Q1B、Q1C的输出时，输入滤波器的输出信号的电平才发生变化。
例如，可以将上述输入滤波器级用于I2C总线系统。在I2C总线中，通常由于通过无屏蔽线传输串行数据，所以传输率受到限制。对于该实例，在上述实施例中，输入信号的最高频率为400KHz，采样时钟速率为50MHz。利用此输入滤波级可以滤除低于3×20ns的任一干扰脉冲。显然，此输入滤波级可以用于滤除串行数据流而与特定传输协议和数据频率无关。
图1示意说明的数字电路的生产成本低，并且优先与连接到下游电路的逻辑电路或估计电路一起集成到集成电路上。这种输入滤波器的结果是，所包含的附加硬件比目前的芯片尺寸反而低。
为了实现以各种实施例说明的本发明，上述公开的本发明的特征、权利要求以及附图单独地或按要求组合均作为本发明的实质部分。
以I2C总线作为实例，对本发明的使用作了说明。I2C总线是一种用于串行传输数据字的总线。然而，可以将本发明应用于串行传输数据字的总线系统。在这种情况下，需要对各单独数据线提供所述寄存器群。
权利要求
1．一种用于滤波通过输入线提供的数据流的输入滤波级，其特征在于包括寄存器群(1)，该寄存器群(1)具有多个串联连接的寄存器(1A、1B、1C)并被连接到输入线(2)；转换装置(4、5、8)连接到输出线(9)和寄存器群(1)用于转换输出线9；寄存器群(1)中的第一寄存器(1A)的信号输入端被连接到输入线(2)，寄存器群(1)中的后续寄存器(1B或1C)的信号输入端被分别连接到寄存器群(1)中的前面寄存器(1A或1B)的信号输出端；多个寄存器(1A、1B、1C)的时钟输入端被分别连接到时钟线(3)，时钟线(3)用于以采样频率传输采样信号(T)，采样频率高于数据流的最高数据传输频率；并且转换装置(4、5、8)被连接到寄存器群(1)，以致当在多个寄存器(1A、1B、1C)的信号输出端产生的信号输出为相同逻辑电平时，输出线(9)被转换到多个寄存器(1A、1B、1C)的信号输出端的逻辑电平。
2．根据权利要求1所述的输入滤波级，其特征在于多个寄存器(1A、1B、1C)均为D型触发器。
3．根据前面的权利要求之一所述的输入滤波级，其特征在于寄存器群(1)包括三个寄存器(1A、1B、1C)。
4．根据前面的权利要求之一所述的输入滤波级，其特征在于采样频率多倍于数据流的最大数据传输频率。
5．根据前面的权利要求之一所述的输入滤波级，其特征在于采样频率的适当值为50MHz。
6．根据前面的权利要求之一所述的输入滤波级，其特征在于电路装置包括“与”门(4)、“或非”门(5)以及附加寄存器(8)，“与”门(4)和“或非”门(5)的输入端被分别连接到多个寄存器(1A、1B、1C)之一的信号输出端，并且“与”门(4)和“或非”门(5)的输出端被分别连接到附加寄存器(8)的输出端。
7．根据权利要求6所述的输入滤波级，其特征在于附加寄存器(8)为SR型触发器。
8．根据权利要求1至7之一的输入滤波级，其特征在于I2C总线接口。
9．根据权利要求1至7之一的输入滤波级，其特征在于集成电路。
10．一种在输入滤波级内滤波数据流的方法，该输入滤波级包括串行寄存器群(1)，寄存器群(1)被连接到输入线(2)；以及转换装置(4、5、8)，转换装置(4、5、8)被连接到串行寄存器群(1)和输出线(9)，该方法包括下列步骤·利用串行寄存器群(1)串行传输数据，串行寄存器群(1)中的寄存器(1A、1B、1C)分别以采样频率计时，采样频率高于数据流的最大数据传输频率；以及·当串行寄存器群(1)中的寄存器(1A、1B、1C)的信号输出端为相同逻辑电平时，转换装置(4、5、8)被用于将输出线(9)转换为逻辑输出电平。
11．根据权利要求10所述的方法，其中转换装置(4、5、8)包括SR型触发器(8)，其特征在于，利用SR型触发器(8)转换输出线(9)，只有当寄存器(1A、1B、1C)的信号输出端均同样为逻辑电平“1”时，假定SR型触发器(8)的S输入端的逻辑电平为“1”，并且只有当寄存器(1A、1B、1C)的信号输出端均同样为逻辑电平“0”时，假定SR型触发器(8)的R输入端的逻辑电平为“1”。
12．根据权利要求10或11所述的方法，其特征在于，采样频率多倍于在输入线上传输的数据流的最大数据传输频率。
13．根据权利要求10至12所述的方法，其特征在于，采样频率为50MHz。
全文摘要
一种输入滤波级和用于滤波数据流的方法。寄存器群具有多个串联寄存器并被连接到输入线;以及转换装置,该转换装置被连接到输出线和寄存器群用于转换输出线。寄存器群中的第一寄存器的信号输入端被连接到输入线;寄存器群中的后续寄存器的信号输入端被分别连接到寄存器群中的前面寄存器的信号输出端;多个寄存器的时钟输入端被分别连接到时钟线,时钟线用于以采样频率传输采样信号,采样频率高于数据流的最大数据传输频率。
文档编号H03K5/1252GK1305265SQ0013210
公开日2001年7月25日 申请日期2000年12月13日 优先权日1999年12月16日
发明者米夏埃尔·德雷克斯勒 申请人:德国汤姆森-布兰特有限公司