专利名称：时钟同步系统和方法
技术领域：
本发明一般涉及数字信息系统。更具体地说，本发明涉及用于快速同步两个或两个以上数字通信系统的方法和系统。在一个方面中，本说明书公开一种用于实现数字通信系统间快速同步的级联PLL单元。
通信的常规方式常常以“实时”的形式发生。例如，电话会议是以实时形式进行的。“实况”电视体育转播以实时形式进行。用户已经开始期望这些以及其他常规形式的通信都以实时形式进行。因此，数字传送和接收技术及系统需要提供信息的实时传送和接收。
但是，存在一个问题，彼此相距遥远的装置之间的数字通信常常使得不可能获得相同的采样频率。除可以定义不同的时钟层次结构但采用共用分布式时钟源的那些情况外，一个装置(如发射器)的采样率和另一个装置(如接收器)的采样率之间都会存在一些差异。
图1显示典型的先有技术数字信息传送和接收系统100。在系统100中，信号源101(如摄像机)产生模拟输入信号。所述输入信号连接到采样器ADC(模拟数字转换器)102，在其中对所述输入信号进行采样并将其编码成为数字脉冲编码调制信号。所述信号通过传输链路被传送到采样器103。采样器103与DAC(数字模拟转换器)重构滤波器104连接。采样器103对通过传输链路接收的脉冲编码调制信号进行采样。所述采样操作产生数字信号，然后所述信号被连接到到DAC重构滤波器，在其中进行解码和滤波，产生输出信号。所述输出信号代表来自信号源101的输入信号。
为了保持通信链路两侧的装置之间的同步，已经开发出完善的同步技术。在大多数实际情况中，这种同步技术都充分地发挥其作用。因此，数字通信系统(如数字电视，数字电话等)逐渐普及并被广为接受。可利用传统的先有技术获得的同步性能已足以使大多数应用(如数字电视)按所期望的工作。
图2显示采用典型的先有技术同步方案的数字通信系统200。系统200包括向接收装置202发送数据信号的发射装置201。发射装置201向比相电路锁相环(PLL)203提供发射器时钟信号。PLL 203产生电压输出Vout，后者耦合到VCO(电压控制振荡器)205。Vout控制由VCO 205产生的时钟信号CLOCK A的频率。CLOCK A耦合到分频器204，在其中按照某个大的整数因子分频，以便产生时钟信号CLOCK B。PLL 203将CLOCK B和发射器时钟的相位进行比较，并调整Vout直到CLOCK B和发射器时钟同相。
当发射器时钟和CLOCK B同相时，PLL 203向接收装置202提供锁定指示信号，通知所述装置它现在可以可靠地使用CLOCK B对来自发射装置201的DATA信号进行采样了。只有在此时(例如，锁相)，才能进行可靠的通信。
应当指出，对于大多数数字通信系统，接收装置202能够在某速率下将其时钟频率调整到标称频率″Fo″附近的一定范围″Fw″内。当在发射器装置201和接收装置202之间启动通信时，发射器时钟和接收时钟间的初始相差可以是零度到180度范围内的任何值。因此，系统200需要相当长的时间来达到锁相，视用于调整所述频率和相位的所述速率以及调整范围的大小而定。
例如，在系统200是DECT(数字增强型无绳电话)系统、连接ISDN中央支局的情况下，其中发射器时钟频率＝8kHz而(Fw/Fo)＝10-5，则锁相可能要花长达七秒的时间。如果发射器时钟频率或接收器时钟频率(例如CLOCK B)偏离Fo，锁相时间还可能明显增加。达到锁相需要通过PLL 203和VCO 205慢慢地调整CLOCK B，对CLOCK B信号进行调谐，使之尽可能地偏离发射器时钟频率，以便两频率的相位尽可能快地彼此逼近。这好比具有相同马力的两辆卡车在上坡的高速公路上彼此追赶。
参考图2的系统200，发射器装置201和接收装置202之间的频率同步是通过将两装置的相位与PLL 203的相位同步来实现的。在先有技术中这种方法是很常见和被广泛使用的，用于实现发射装置201和接收装置202间频率和相位同步。
假定两个通信装置(发射装置201和接收装置202)可以在某个窄窗口范围内调整它们各自的时钟率、且它们的时钟信号间存在初始相位差，则技术人员可以计算对于最坏情况下的同步(例如，发射器时钟信号与接收器装置时钟信号CLOCK B的初始相位差为180°)所需的最小时间。对于DECT系统，其中Fo为8kHz，Fw约为10-5(＝百万分之10)，锁相时间可能消耗长达6.5秒。如果发射器时钟信号或接收器装置时钟信号偏离Fo，则锁相时间可能会明显增加。最坏情况的锁定时间(仍假定发射器时钟和接收器时钟频率位于Fo)可以根据发射器时钟或接收器时钟的周期长度来计算，起始相位差Pdo＝62.5μs，FA和FB之间最大可能周期长度差为10-5/FA＝1.25ns(其中FA和FB分别为发射器时钟和接收器时钟)。完成锁相需要将两个频率之一(FA或FB)调谐，使之尽可能多地偏离另一个，使得这两个频率的相位可以尽可能快地彼此逼近。从而初始相位差Pdo＝62.5μs以每个FA周期约1.25 ns的步长递减，花费-50,000个FA周期，等于-6.25秒加锁相环电路PLL的实现损耗时间。
在可以启动可用通信之前，每次电话振铃都需要实现同步。在系统200中，每次电话振铃都需要实现同步，才能启动可用通信。在同步之前，在两个数字电话装置间不可能建立可靠的通信。再者，在某些数字电话装置中，这些装置的规范甚至可能会要求在实现同步期间(例如，在实现稳定锁定条件之前)其通信电路应被禁用，因为在此期间频率可能会超出它们的指定范围。
这就造成一种出现大量问题的情况，大多数更加先进的通信装置依赖于频繁地建立和释放的连接，并且调谐范围Fw被减小。如果需要，通信链路应尽可能快地被建立，而不再需要时应尽可能快地被释放(例如，为了最大限度地避免频率带宽的浪费，实现高系统利用率，服务于更多的客户等等)。
因此，需要一种克服先有技术的同步速度慢的限制的数字传输系统。所需要的系统应提供实现快速频率锁定的数字传送和接收系统。所需要的系统应具有在需要时快速建立稳定通信的能力。本发明就这些需求提供了一种创新的解决方案。
本发明的公开本发明提供一种用于克服先有技术的同步速度慢的限制的数字传输方法和系统。本发明的系统提供用于实现快速频率锁定的数字传送和接收系统的方法和系统。本发明的系统能够在需要时快速建立稳定的通信链路。
在一个实施例中，本发明在DECT电话系统中以时钟同步系统的形式实现，所述时钟同步系统用于将第一通信装置(例如，数字专用小交换机(PBX)或中央局)和第二通信装置(例如数字电话)同步，以启动二者间的数字通信。第一装置产生第一时钟信号Fa。第二装置产生第二时钟信号Fb2。第二装置包括第一PLL电路和第二PLL电路。第一PLL电路适合于按照因子K递加Fa，而产生信号Fak。第二PLL电路适合于按照因子L递加Fak，而产生信号Fbn。第二PLL电路适合于进一步按照因子N递减Fbn，而产生信号Fb2。利用K、L和N设计第一PLL电路和第二PLL电路，以便在Fa和Fb2之间实现频率锁定，从而在第一装置和第二装置之间启动数字通信，而无需Fa和Fb2之间的锁相。以此方式，本发明的系统即实现了第一和第二装置间的快速同步。
本发明因对于大多数数字通信系统的应用无需实际地实现零度锁相的特点，而呈现其优越性。只要相位不随时间偏移，就足以提供精确的频率锁定，而同时其相位却可以是随意的。仅通过频率锁定而不是锁相就可以实现同步、然后进行通信的特点正是本发明的系统所公开的关键特性。实现锁相需要比实现频率锁定显著多的时间。通过优化实现频率锁定的设计，本发明的系统使同步比使用先有技术系统能够达到的快很多。
先有技术的图2显示采用典型的先有技术相位同步方案的数字通信系统的方框图。
图3显示根据本发明一个实施例的数字通信系统的方框图。
图4显示根据本发明另一个实施例的数字通信系统的方框图。
图5显示根据本发明一个实施例的同步系统的第一系列模拟性能结果的图表。
图6显示根据本发明一个实施例的同步系统的第二系列模拟性能结果的图表。
图7显示根据本发明一个实施例的同步过程的步骤流程图。
本发明提供一种用于克服先有技术的同步速度慢的限制的数字传输方法和系统。本发明的系统提供用于实现快速频率锁定的数字传送和接收系统的方法和系统。本发明的系统能够在需要时快速建立稳定的通信链路。本发明优点在于对于大多数数字通信系统的应用无需实际地实现零度锁相的特点。通过建立精确的频率锁定可以实现稳定的、无低频干扰的通信，而且只要相位不随时间偏移，两个装置(发射装置和接收装置)之间的相位差可以是随意的。本发明的方法和系统经过优化，可实现高速、高精度的频率锁定，从而使同步比使用先有技术系统可能达到的快很多。本发明及其优点将在下面进一步予以说明。
现在参考图3，图中示出根据本发明一个实施例的数字通信系统300的方框图。第一数字通信装置COM-A 301显示在图3的左边。COM-A 301与第二数字通信装置COM-B 302(在图3的右边)进行通信。COM A 301和COM B 302通过数据通道(由线804表示)进行通信。从COM-A 301通过单独的通道305发送时钟信号CLOCK FA。CLOCK FA启动对DATA信号采样以及从其中复原通信信息。CLOCKFA耦合到同步电路303。同步电路303(如图3中虚线包围的区域所示)包括许多元件(例如元件310到316)。同步电路303的部分功能是向COM B 302提供已同步的时钟信号CLOCK Fb2以及锁定指示信号LOCK INDICATION。
同步电路303包括元件310到316。Clock FA作为参考时钟信号耦合到第一PLL 312。PLL 312产生电压输出Vout1，并将所述输出作为调谐控制信号耦合到VCO 310。VCO 310产生输出时钟信号CLOCK Fak，并将所述信号耦合到分频器311和作为参考时钟信号耦合到第二PLL 315。分频器311(例如DIVK1)的功能是将CLOCKFak按照整数因子K分频，产生时钟信号CLOCKFb 1并将所得到的这种信号耦合到PLL 312的VAR输入端。
这样，元件310到312起第一PLL电路的作用，它有效地将CLOCK FA按照整数因子K倍频。PLL 312调整Vout1以实现CLOCKFb1和CLOCK FA之间的锁相，从而实现CLOCK Fak和CLOCK FA之间的频率锁定。
同步电路303还包括元件313到316。如上所述，信号CLOCKFak作为参考信号被PLL 315接收。PLL 315产生电压输出Vout2，并将所述输出作为调谐控制信号耦合到VCXO 313(VCXO2)。VCXO 313产生输出时钟信号CLOCK Fbn，并将所述信号耦合到分频器314(DIVL2)和分频器316(DIVN2)。分频器314可用来将CLOCK Fbn按照整数因子L分频。分频器316可用来将CLOCKFbn按照整数因子N分频。分频器314的输出耦合到PLL 315的VAR输入端。分频器316的输出以同步后的时钟信号CLOCKFb2的形式耦合到COM-B302。
这样，元件313到316的部分地起第二PLL电路的作用，它将CLOCK Fak按照整数因子L倍频并将所得到的信号按照整数因子N分频，获得已同步的时钟信号CLOCKFb2。以此方式，同步电路303向COM B 303提供已同步的时钟信号(CLOCK Fb2)，且所述时钟信号与发射器装置的时钟信号(CLOCKFA)精确地实现频率锁定。PLL315还向接收装置COM-B 302提供锁定指示信号(LOCKINDICATION)，指示所述精确频率锁定是何时实现的。
仍参考图3，下面将指出，根据本发明，实现锁相对于COM-A 301与COM-B 302之间的通信并非必不可少的。所必需的是COM-A 301与COM-B 302之间的初始相位差的绝对值在整个连接过程中应合理地保持恒定，并实现频率锁定。因为频率锁定可以通过将CLOCKFb2调谐到CLOCKFA而以虚拟方式瞬间地实现，所以，通过本发明的方法显著地减少了实现锁定的时间。
采用先有技术的同步方案，显然锁定时间的长短主要取决于比较频率(例如，CLOCK FA)和所包含的VCXO的调谐范围。如果所述比较频率增加、例如按照因子100增加，这样仍将花费50,000个所述已增加的比较频率的周期来实现锁相，但是，显然只花费了递增之前所花费的1/100的时间。
因此，根据本发明，比较频率(例如，CLOCKFA)按照因子K增加，以便利用具有宽调谐范围的高灵活性VCO的PLL(例如，PLL 312)的第一PLL电路(例如，元件310到312)来减少锁定时间。然后，利用具有带VCXO(例如，VCXO 313)的PLL(例如，PLL 315)的第二PLL电路(例如，元件313到316)按照因子L进一步递增所得到的频率CLOCKFak，产生通信系统接口规范所指定的窄调谐范围的频率Fbn(CLOCK Fbn)。
根据本实施例，这样选择L，使得K·L＝N以及CLOCK FA·K·L＝CLOCKFak·L＝CLOCK Fb2。分频器311，VCO 310以及PLL 312按照整数因子K递增PLL 315(例如，CLOCK FA)的比较频率，从而按因子K降低PLL 315的锁定时间。然后，由VCXO 313产生的信号CLOCK Fbn以及分频器316为接收装置COM-B 302产生期望的频率锁定信号CLOCK Fb2。
根据本实施例，PLL 312和PLL 315都采用众所周知的标准技术和组件，因此可以易于开发并且效能价格合算地构造。PLL 312使用相位频率检测器来实现与宽调谐范围的VCO 310一样的快速和安全的锁定。PLL 315使用EXOR或J-K-双稳态检测器，甚至当耦合到PLL312的VCO 310输出频率超出PLL 315的锁定范围时也可确保与PLL315连接的VCXO 313工作在其中心频率(例如，CLOCK Fbn)附近。这将确保甚至当CLOCK FA丢失且CLOCK Fak无效时也不影响PLL 315。如果VCO 310的频率输出(例如，CLOCKFak)远远超出PLL 315的锁定范围，就可以避免对PLL 315的不希望有的影响。在本实施例中，假定±0.5…2％的偏移。
应当指出，CLOCK Fak对PLL 315的上述不希望有的影响还取决于PLL 315的环路滤波器带宽。下面图5和图6显示馈以两种不同发射器装置锁定频率的各种相位比较器类型的模拟结果，从而说明并入PLL 315的相位检测器类型的选择标准。
仍参考图3的系统300，还应当指出，为简明起见，在讨论同步电路303时，分频器因子使用了整数值(例如，分频器311，314和316分别使用了因子K，L和N)，但是，显然，使用标准技术、举例说明、诸如多模数预定标器和分数N合成器，也可以使用非整数值的K、L和N。
具体地，在本实施例中，这些因子为下列值N＝3456，CLOCKFA＝8kHz，K＝216，CLOCK Fak＝1.728MHz，L＝16以及CLOCK Fbn＝27.648MHz。对于PLL 312，锁定时间大约为50ms，而对于PLL 315，大约为30ms。因此同步电路303的总体锁定时间为100ms左右。较之于先有技术电路的一般锁定时间6250ms左右或更长，优势明显。
VCO 310输出频率范围可以描述为CLOCKFak＝K·CLOCKFA·(1±[1...2]·10-2)。
VCXO 313输出频率范围可以描述为CLOCKFbn＝N·CLOCKFb2＝L·CLOCK Fbk＝N·F0·(1±10-5)。
在实现锁定后，CLOCKFb2＝L·CLOCKFbk/N＝L·CLOCKFak/N＝K·L·CLOCKFb1/N＝K·L·CLOCKFA/N＝CLOCKFA。
应当指出，虽然系统300会非常快实现锁相，但是在CLOCKFb2处不会看到相位突变。这是一个非常重要的特征，甚至可以在(例如)数字无线电链路的相位采集过程中，提供系统300的不中断运行的明显的优点。仅发生系统规范允许范围内的少许频率变化，而一旦锁定条件被满足时这些变化就会消失。根据本发明，当PLL 312和315两者已经被锁定时，相对于CLOCK FA具有恒定的相位差的信号CLOCK Fb2就会被清除。
现在参考图4，说明根据本发明另一个实施例的系统400。系统400基本上类似于图3的系统300；只是，系统400是完全的数字实现方式的，而系统300主要是模拟实现方式的(例如对于PLL 312/VCO310)。这样，系统400说明本发明的实现方式不单纯地局限于模拟组件或数字组件。为简明起见，系统400显示了理解本发明所需的一些基本组件。
由于构造具有精确中心频率和调谐范围的模拟VCO(例如，图3的VCO 310)可能较困难、存在缺点或成本高，所以系统400的实施例如图所示，说明全数字实现方式。系统400显示了全数字PLL(ADPLL)实现方案的变型。ADPLL构造块及其特性在本技术领域已是众所周知的，且成本低廉，标准部件是通常可买到的。为说明不同之处，对应于系统300中(如VCO 310)的等效的VCO在系统400中被更名为DCO1 410，以便体现其数字特点。经过在分频器430中按因子M分频而从VCXO 413导出DCO1 410的中心频率。DCO1 410输出频率CLOCK Fak可以被描述为CLOCK Fak＝CLOCK Fbn/M·(3＋C)/6，其中C∈{-1，0，+1)；且在CLOCK FA的每个周期确定一次。
应当指出，在系统400中，C值的变动是不可避免的，但是这样会导致在信号CLOCK Fak上出现不希望有的假信号(spurious)。虽然假信号是不可避免的，但是可以通过选择M的值来影响它们的功率谱的密度分布。例如，M＝L/2可以得到DCO1 410的所希望的中心频率，但是，假信号的大多数能量非常接近于所述输出频率，产生VCXO 413 CLOCK Fbn处的假信号。因此，在本实施例中，这样修改M的值，使得信号CLOCK Fak上的假信号被从所述输出频率的中心移开，并可以将其过滤掉，因为它们将不会通过与PLL 415连接的VCXO 313的环路滤波器。根据上述公式，可以在每个方向上将因子M修改最多30％，从而将假信号从所需要的频率移开500kHz以上。
有关快速同步和系统实现的其他讨论，读者可参考Stefan Ott，《快速实现数字通信系统之间同步的方法和系统》，美国专利申请，编号09/046，890，申请日期03/23/98，所述专利通过引用而被包括在本文中。本发明具有下列优点(如，图3的系统300和图4的系统400)可采用低成本的标准元件来实现，而无需可编程逻辑器件(锁相检测器(PLD)，LCA，现场可编程门阵列(FPGA)等)或者常规的ASIC(专用集成电路)。
图5显示系统400的PLL415的输出(例如Vout2)的DC分量的系列图表。如上所述，PLL 415的输出调整VCXO 413产生的CLOCKFbk的频率。图表501，502和503显示了系统400运行的模拟结果，具体地说，经过滤波的Vout2的DC分量，其中有优化PLL元件所得出的结果(如图501和502)以及非优化元件所得出结果(如图503)。对于图501-503中的每个图，Vout2的幅度以纵轴表示而VAR/REF频率偏移以横轴表示。图501显示使用EXOR相位检测器(PC IinCD4046)实现PLL 415的情况。图502显示使用JK-FF相位检测器(PCIIIin 74HC4046)实现PLL 415的情况。图503显示使用相位频率检测器(PC IIin 0D4046)实现PLL 415的情况。应当指出，还可以把图501-503理解反映图3的PLL 315的结果，因为PLL 315和PLL415在系统300和400的运行和实现中基本都相似。
在本实施例中，在实现PLL 415时，非常希望这样选择PLL元件，使得随着输入频率的偏移输出很“平坦”。为了保持CLOCK Fb2的稳定性，Vout2应当尽可能的平坦，即使在未锁定的情况下。图表501和502显示正确实现情况下的模拟结果。不连续性510，520和530显示对频率差的灵敏度。在图表501和502中，Vout2对于较大频率偏移基本上是平坦的，符合系统300和400中优化运行的要求。如图表501和502所示，Vout2应所述保持在其范围中心的周围，即使在很大频率偏移的情况下。但是，在图表503中，Vout对于负偏移和正偏移相差很大，导致系统400的次优性能。相应地，这种相位频率检测器不应用于PLL 315或415。
图表6显示PLL 415的输出的DC分量的第二个系列图表。图表601，602和603仅是关于图5的图表501,502和503的％偏移的较高分辨率的版本(如“被放大的”)。它们更细致地显示了PLL 415的各种实现情况下Vout2的相对平滑度(正如横轴测量单位所显示的)。
现在参照图7，图中显示根据本发明的一个实施例的过程700的步骤流程图。过程700显示根据本发明的通信系统(例如，图3的系统300)的操作过程中的步骤，所述通信系统包括发射装置和接收装置(例如，DECT电话系统中所实现的)。
过程700从步骤701开始，此处发射装置(如，COM-A 301)产生用于传输给接收装置(如，COM-B 302)的数据信号并产生用于对所述数据信号采样的相应时钟信号(如，CLOCK FA)。如上所述，一种典型的实现方案是作为时钟同步系统的DECT电话系统，它用于使第一通信装置(如，数字PBX或中央局)与第二通信装置(如，数字电话)同步，以启动它们之间的数字通信。
在步骤702，数据信号被接收装置接收，发射器时钟信号被内置于所述接收装置的同步电路(如，同步电路303)接收。如上所述，在一种典型的实现方案中，所述同步电路被包括在所述接收装置内。
在步骤703，使用第一PLL电路(如，图3的元件310-312)按因子K升高所接收的发射器时钟信号的频率。因子K用于利用所连接的频率分频器(如，分频器311)将所述发射器时钟信号的频率倍增。
在步骤704，利用第二PLL电路(如，图3的元件313-316)按因子L将第一PLL电路(如，CLOCK Fak)的输出时钟信号的频率进一步升高。第二PLL电路包括用于产生所述信号的VCXO(如，VCXO313)。所得到的信号等于按照因子K和L倍频的发射器时钟信号(如，CLOCK Fbn)。
在步骤705，使用第二PLL电路中所包括的另一个分频器(如，分频器316)将VCXO(如，CLOCK Fbn)按照因子N分频。这样就获得供接收器装置使用的采样时钟信号(如，CLOCK Fb2)。如上所述，第一PLL电路和第二PLL电路适合于这样调整K，L和N的值，以便在发射器时钟信号和接收器时钟之间实现频率锁定，从而启动第一装置和第二装置之间的数字通信，而无需在发射器时钟和接收器时钟之间相位锁定。以此方式，本发明的系统实现了第一和第二装置之间的快速同步。
上面对本发明各特定实施例的描述用于说明和解释的目的。其目的不在于作为最终结果，或将本发明限制于已公开和显而易见的精确形式，显然，根据以上论述，可以进行许多修改和变动。上面选择和描述的实施例目的在于最透彻地解释本发明的原理及其实际应用，从而使本专业技术人员尽可能地利用本发明及其各种实施例，同时进行各种修改以适应所考虑到的特定用途。我们的意图是本发明的范围由此处所附带的权利要求书及其等效内容定义。
权利要求
1.一种时钟同步系统，它包括产生第一时钟信号Fa的第一装置；产生第二时钟信号Fb2的第二装置；其中所述第二装置包括第一PLL电路和第二PLL电路，所述第一PLL电路适合于按因子K升高所述时钟信号Fa的频率以产生时钟信号Fak，所述第二PLL电路适合于按因子L升高所述时钟信号Fak的频率以产生时钟信号Fbn，所述第二PLL电路还适合于按因子N降低所述时钟信号Fbn的频率以产生时钟信号Fb2；所述第一PLL电路和所述第二PLL电路适合于这样调整K，L和N的值，以便在Fa和Fb2之间实现频率锁定，从而启动所述第一装置和所述第二装置之间的数字通信，而无需所述时钟信号Fa和所述时钟信号Fb2之间的预定锁相。
2.权利要求1的系统，其特征在于所述系统用于使第一通信装置和第二通信装置同步以启动二者间的数字通信。
3.权利要求1或2的系统，其特征在于所述第一PLL电路包括具有宽调谐范围且适合于实现快速频率锁定的第一PLL。
4.权利要求3的系统，其特征在于所述第二PLL电路包括具有窄调谐范围且适合于实现所述时钟信号Fak和Fbk之间的频率锁定的第二PLL。
5.权利要求4的系统，其特征在于所述第一PLL与所述第二PLL电路级联，以便利用所述第一PLL把所述时钟信号Fa的频率升高到中间时钟信号Fak的频率，并且利用所述第二PLL实现对所述时钟信号Fak的相位和频率锁定，所述第一PLL还可作为灵活的宽范围PLL工作，所述第二PLL还可作为稳定的窄范围PLL工作。
6.权利要求4的系统，其特征在于所述第二PLL电路包括可用来产生所述时钟信号Fak的VCXO，其中所述VCXO配置成具有所述时钟信号Fak的、在被禁止的DECT(数字增强型无线电话)规范范围内的标称频率。
7.权利要求4的系统，其特征在于所述第一装置是中央局数字专用小交换机(PBX)而所述第二装置是数字电话。
8.权利要求4的系统，其特征在于这样配置所述第二PLL，以便消除对所述时钟信号Fb2的相位干扰。
9.权利要求1的系统，其特征在于所述时钟同步系统用于将来自发射装置的时钟信号与接收装置中的时钟信号同步，所述系统是包括发射装置和接收装置的数字通信系统，所述第一装置是所述发射装置，所述第二装置是所述接收装置。
10.权利要求9的系统，其特征在于所述第一PLL电路还包括VCO，它适合于产生所述时钟信号Fak；第一分频器，它连接成接收所述时钟信号Fak并将所述时钟信号Fak按照因子K分频以产生所述时钟信号Fb1；具有可变输入端和参考输入端的第一PLL，所述第一PLL连接成在其参考输入端接收所述时钟信号Fa并且在其可变输入端接收所述时钟信号Fb1，所述第一PLL可用来控制所述VCO以便实现所述时钟信号Fa和所述时钟信号Fb1之间的频率锁定。
11.权利要求10的系统，其特征在于所述第二PLL电路还包括VCXO，它适合于产生所述时钟信号Fan；第二分频器，它连接成接收所述时钟信号Fbn并将所述时钟信号Fbn按照因子L分频以产生所述时钟信号Fbk；具有可变输入端和参考输入端的第二PLL，所述第二PLL连接成在其参考输入端接收所述时钟信号Fak并且在其可变输入端接收所述时钟信号Fbk，所述第二PLL可周来控制所述VCXO以便实现所述时钟信号Fbk和所述时钟信号Fak之间的锁相。第三分频器，它连接成接收所述时钟信号Fbn并将所述时钟信号Fbn按照因子N分频以产生所述时钟信号Fb2；
12.权利要求4或11的系统，其特征在于所述时钟同步系统这样利用所述因子K，L和N的值，使得按照K值倍频再按照L值倍频的所述时钟信号Fa等于按照L值倍频的所述时钟信号Fak，后者等于所述时钟信号Fb2。
13.权利要求11的系统，其特征在于所述第一PLL配置成具有宽调谐范围并实现了快速锁相。
14.权利要求11的系统，其特征在于所述第二PLL配置成具有窄调谐范围并实现了所述时钟信号Fak和Fbk之间的精确锁相。
15.权利要求11的系统，其特征在于所述VCXO可用来产生所述时钟信号Fbn，以便所述时钟信号Fbn具有被禁止的DECT(数字增强型无线电话)规范范围内的标称频率。
16.一种用于快速实现第一通信装置和第二通信装置之间同步以启动二者间数字通信的方法，所述方法出现在数字通信系统中且包括下列步骤a)利用发射装置产生时钟信号Fa；b)利用接收装置产生第二时钟信号Fb2；利用第一PLL电路按因子K升高所述时钟信号Fa的频率以产生所述时钟信号Fak；c)利用第二PLL电路按因子L升高所述时钟信号Fak的频率以产生所述时钟信号Fbn；d)利用所述第二PLL电路按因子N降低所述时钟信号Fbn的频率以产生时钟信号Fb2；e)这样调整所述因子K，L和N的值，以便在所述时钟信号Fa和所述时钟信号Fb2之间实现频率锁定，而无需所述时钟信号Fa和所述时钟信号Fb2之间的锁相；以及f)利用所述时钟信号Fb2对所述接收装置从所述发射装置接收的数据流采样。
17.权利要求16的方法，其特征在于所述第一PLL电路包括第一PLL，它具有宽调谐范围并适合于实现快速锁相。
18.权利要求17的方法，其特征在于所述第二PLL配置成具有窄调谐范围并适合于实现所述时钟信号Fak和Fbk之间的精确锁相。
19.权利要求18的方法，其特征在于所述第一PLL与所述第二PLL级联，以便利用所述第一PLL将所述时钟信号Fa的频率升高到中间时钟信号Fak的频率并利用所述第二PLL对所述时钟信号Fak实现相位和频率锁定，所述第一PLL还可作为灵活的宽范围PLL操作，而所述第二PLL还可作为稳定的窄范围PLL操作。
20.权利要求18的方法，其特征在于所述第二PLL电路包括可用来产生所述时钟信号Fbn的VCXO，其中所述VCXO配置成具有被禁止的DECT(数字增强型无线电话)规范内的所述时钟信号Fbn的标称频率。
全文摘要
一种时钟同步系统,用于将第一通信装置与第二通信装置同步以启动二者之间的数字通信。第一装置产生第一时钟信号Fa。第二装置产生第二时钟信号Fb2。第二装置包括第一PLL电路和第二PLL电路。第一PLL电路适合一于按因子K升高Fa的频率以产生信号Fak。第二PLL电路适合于按因子L升高Fak的频率以产生信号Fbn。第二PLL电路还适合于按因子N降低Fbn的频率以产生信号Fb2。所述第一PLL电路和所述第二PLL电路适合于这样调整K,L和N的值,使得在Fa和Fb2之间实现频率锁定,以便启动第一装置和第二装置之间的数字通信,而无需Fa和Fb2之间的预定锁相。
文档编号H03L7/07GK1327633SQ00802157
公开日2001年12月19日 申请日期2000年8月4日 优先权日1999年8月5日
发明者S·奥特 申请人:皇家菲利浦电子有限公司