专利名称：三相半轨通过门差动逻辑电路的制作方法
技术领域：
本发明涉及一种逻辑电路，特别是关于一种低功率且为三相(3-phase)的半轨通过门差动逻辑(Hall-rail pass-gate differential logic，HRPGDL)。
另外，CRDL、HRDL及CPNCL是使用电荷再循环的观念以使得功率耗损达到最小。但是，CRDL必需使用高临界值的P通道金属氧化物半导体(PMOS)电晶体，所以要将n井的电压升到比Vdd还要高很多；HRDL由于信号的偏移，所以承受预先评估的问题，进而导致更长的信号延迟，及较高的功率--延迟乘积；动态HRDL曾被提出以解决信号偏移的问题，但是其没有使用通过门逻辑以使得电晶体的数目达到最小，且速度上略逊于本发明；CPNCL则可克服此一问题，但是所需要的电源电压至少3Vth(临界电压)，较不适合低电压操作，且所使用的通过门逻辑，设计概念与本发明不同，所以驱动力较弱。
如
图1所示，其为现有HRDRDL的基本结构及其时序控制图，该结构中有不同的时序“clk”及“ein”，其中“ein”从前一级的逻辑门产生，所以对于前一级的逻辑门产生额外的负载，以致增加延迟；而且，输入讯号可能在时序“clk”及“ein”信号后，才达到输入端，而发生过早评估的问题。另一种动态逻辑为具有通过门逻辑的差动串级电压开关(DVCSPG)，其基本结构及时序方式如图2所示，此逻辑是先对输出节点进行充电，使其电压接近Vdd，而非1/2Vdd，导致其具有更高的功率耗损及更长的延迟。
本发明的另一目的在于提供一种速度较快的三相半轨通过间差动逻辑电路，使其在相同的电源电压下，与其他使用相同CMOS制程的逻辑电路比较下，本发明的速度最快；并同时适用于2V以下的低电源电压。
本发明的再一目的在于提供一种三相半轨通过门差动逻辑电路，其功率--延迟乘积的性能优于其他的动态逻辑电路。
为达到上述目的，本发明提供了一种三相半轨通过门差动逻辑电路，其包括第一输出节点(Out)及第二输出节点(\Out)；一对互耦合的反相器，其连接至该第一与第二输出节点；一个受反相第一时序控制的N通道金属氧化物半导体(NMOS)电晶体耦合该第一与第二输出节点；两个分别受第一时序及反相第一时序控制的N通道金属氧化物半导体电晶体及P通道金属氧化物半导体(PMOS)电晶体，分别连至该对互耦合反相器的两对源极端与电源或接地端；以及两个由反相第二时序控制的N通道金属氧化物半导体电晶体，其分别耦合两组通过门逻辑树与该第一及第二输出节点。
该受反相第一时序控制的N通道金属氧化物半导体电晶体可为P通道金属氧化物半导体电晶体，并由第一时序控制。该受反相第二时序控制的N通道金属氧化物半导体电晶体可为P通道金属氧化物半导体电晶体，并由第二时序控制。
该两组通过门逻辑树使用N通道金属氧化物半导体电晶体，只让低准位信号通过，而达到该第一输出节点或第二输出节点。
该第一时序及反相第二时序皆为低逻辑位准时，在该输出节点的电荷再循环，且预充电到大约1/2Vdd，此为预先充电的步骤，此时，输入数据在第一时序与反相第二时序变高之前到达。该第一时序及反相第二时序为高逻辑位准时，输入数据能够通过由反向第二时序控制的NMOS电晶体，以执行该互耦合反相器的运算。该第一时序为高逻辑位准，而该反相第二时序为低逻辑位准时，将该输出节点锁定，且在输入端任何的变动均不会改变该输出节点的状态，此步骤为维持运算。
一种三相半轨通过门差动逻辑电路，以管线化来串接逻辑门，该逻辑电路包括第一级逻辑门，其包含一对互耦合的反相器，其连接至第一与第一’输出节点；一个受反相第一时序控制的N通道金属氧化物半导体电晶体耦合该第一与第一’输出节点；两个分别受第一时序及反相第一时序控制的N通道金属氧化物半导体电晶体及P通道金属氧化物半导体电晶体，分别连至该对互耦合反相器的两对源极端与电源或接地端；以及两个由反相第二时序控制的N通道金属氧化物半导体电晶体，其分别耦合两组通过门逻辑树与该第一及第一’输出节点；第二级逻辑门，将该第一级逻辑门的输出耦合至该第二级逻辑门的输入，该第二级逻辑门包含一对互耦合的反相器，其连接至第二与第二’输出节点；一个受反相第二时序控制的N通道金属氧化物半导体电晶体耦合该第二与第二’输出节点；两个分别受第二时序及反相第二时序控制的N通道金属氧化物半导体电晶体及P通道金属氧化物半导体电晶体，分别连至该对互耦合反相器的两对源极端与电源或接地端；以及两个由反相第三时序控制的N通道金属氧化物半导体电晶体，其分别耦合两组通过门逻辑树与该第二及第二’输出节点；第三级逻辑门，将该第二级逻辑门的输出耦合至第三级逻辑门的输入，该第三级逻辑门包含一对互耦合的反相器，其连接至第三与第三’输出节点；一个受反相第三时序控制的N通道金属氧化物半导体电晶体耦合该第三与第三’输出节点；两个分别受第三时序及反相第三时序控制的N通道金属氧化物半导体电晶体及P通道金属氧化物半导体电晶体，分别连至该对互耦合反相器的两对源极端与电源或接地端；以及两个由反相第一时序控制的N通道金属氧化物半导体电晶体，其分别耦合两组通过门逻辑树与该第三及第三’输出节点；以及第四级逻辑门之后的逻辑门，则重复该第一至第三级逻辑门的时序控制。
该第一级逻辑门受反相第一时序控制的N通道金属氧化物半导体电晶体可为P通道金属氧化物半导体电晶体，并由第一时序控制；第二级与第三级逻辑门也一样。该第一级逻辑门受反相第二时序控制的N通道金属氧化物半导体电晶体可为P通道金属氧化物半导体电晶体，并由第二时序控制；第二级与第三级逻辑门也相同。
该第一级逻辑门的第一时序及反相第二时序皆为低逻辑位准时，在该输出节点的电荷再循环，且预充电到大约1/2Vdd，此为预先充电的步骤，此时，输入数据是在第一时序与反相第二时序变高之前到达；该第二级逻辑门的第二时序及反相第三时序皆为低逻辑位准时，在该输出节点的电荷再循环，且预充电到大约1/2Vdd，此为预先充电的步骤，此时，输入数据是在第二时序与反相第三时序变高之前到达；以及该第三级逻辑门的第三时序及反相第一时序皆为低逻辑位准时，在该输出节点的电荷再循环，且预充电到大约1/2Vdd，此为预先充电的步骤，此时，输入数据是在第三时序与反相第一时序变高之前到达。
该第一级逻辑门的第一时序及反相第二时序为高逻辑位准时，输入数据能够通过由反向第二时序控制的NMOS电晶体，以执行该互耦合反相器的运算；该第二级逻辑门的第二时序及反相第三时序为高逻辑位准时，输入数据能够通过由反向第三时序控制的NMOS电晶体，以执行该互耦合反相器的运算；以及该第三级逻辑门的第三时序及反相第一时序为高逻辑位准时，输入数据能够通过由反向第三时序控制的NMOS电晶体，以执行该互耦合反相器的运算。
该第一级逻辑门的第一时序为高逻辑位准，而该反相第二时序为低逻辑位准时，将该输出节点锁定，且在输入端任何的变动均不会改变该输出节点的状态，此步骤为维持运算；该第二级逻辑门的第二时序为高逻辑位准，而该反相第三时序为低逻辑位准时，将该输出节点锁定，且在输入端任何的变动均不会改变该输出节点的状态，此步骤为维持运算；以及该第三级逻辑门的第三时序为高逻辑位准，而该反相第一时序为低逻辑位准时，将该输出节点锁定，且在输入端任何的变动均不会改变该输出节点的状态，此步骤为维持运算。
本发明为一种新的三相半轨通过门差动逻辑电路(HRPGDL)，其使用类似对于电荷再循环的互耦合反相器的结构，并使用多相位来控制数据传递及使用通过门逻辑以减少电晶体数圉及增加操作速度。该多相方法可以有效地去除HRDL中过早评估的问题；与DVCSPG比较而言，由于利用半轨及电荷再循环的关系，HRPGDL所耗损的功率更少。
图2为使用动态DVCSPG的双输入NAND门及其时序图。
图3为使用本发明的双输入NAND门及其时序图。
图4为本发明NAND门的HRPGDL通过门树状结构的演算法。
图5(a)为本发明于串级逻辑中的时序间关系图。
图5(b)为本发明于串级逻辑中的三相间的关系图。
图5(c)为本发明将数个双输入NAND门串级在一起的输出波形及时序示意图。
图6(a)为HRDL、动态DVCSPG及HRPGDL在Vdd＝3V时的延迟对于负载电容的关系图。
图6(b)为HRDL、动态DVCSPG及HRPGDL在Vdd＝3V下功率--延迟乘积相对于负载电容的关系图。
图7(a)为HRDL、动态DVCSPG及HRPGDL在50fF的输出电容时，延迟对于电源电压的关系图。
图7(b)为HRDL、动态DVCSPG及HMGDL在50fF的输出电容时，功率--延迟乘积相对于电源电压的关系图。
图8(a)为本发明应用于管路4位元radix-2加法器的电路及相位分割。
图8(b)为图8(a)的1110+0001的输出波形。
具体实施例方式
下面结合附图及具体实施例对本发明再作进一步详细的说明。
如图3所示，其为本发明使用HRPGDL用于双输入反及(NAND)门的逻辑电路及时序图，该逻辑电路包括第一输出节点(Out)及第二输出节点(\Out)，一对互耦合的反相器10连接至该第一与第二输出节点，另有一个受反相第一时序(\φ1)控制的N通道金属氧化物半导体(NMOS)电晶体1 8耦合至第一及第二输出节点，以及两个受第一时序(φ1)及反相第一时序(\φ1)控制的NMOS电晶体12及PMOS电晶体14分别连至该对互耦合反相器10的两对源极端与电源端及接地端，此结构类似现有的HRDL，但是本发明不需要在HRDL中“clk”及“ein”之类的不同时序，故可因此减少负载效应。另一不同点为本发明(HRPGDL)使用NMOS通过门逻辑，而非在HRDL中的NMOS互补逻辑树，所以使得电晶体的数目达到最小，且同时增加电路的速度。为了减少先前一级由于通过门逻辑的关系而使信号受到影响，在该第一及第二输出节点与该对互耦合反相器10之间各加入一个由反相第二时序(\φ2)控制的NMOS电晶体16、16’，其分别耦合两组通过门逻辑树与第一及第二输出节点。
该逻辑电路的操作方式可以划分成三个步骤第一步骤为预先充电的动作，在此时段时，φ1及φ2为低逻辑位准，因此在输出节点处的电荷再循环，且预充电到大约1/2Vdd，同时，输入数据在φ1变高(由零变一)之前到达。在φ1及φ2成为高逻辑位准时，该数据能够通过由\φ2所控制的NMOS电晶体16、16’，且因此执行互耦合反相器10的运算。第三步骤则称为“维持”运算，当φ1为高逻辑位准，而\φ2为低逻辑位准时，将输出节点锁定，且在输入端任何的变动均不会改变输出节点的状态。
对于HRDL而言，输入数据是在时序及使能信号动作后到达，因此将会发生过早评估的问题。但是，本发明HRPGDL或动态HRDL的数据在评估之前先到达的话，则可以避免该问题。至于HRPGDL及动态HRDL之间的逻辑不只是逻辑树状结构逻辑的差异，而且也包含相位的不同，HRPGDL使用3相位而非4相位，因此可以加快其操作速度。
现有DVCSPG及本发明HRPGDL设计通过门逻辑的方法不同，DVCSPG的通过门逻辑可能通过低或高电压位准，然而HRPGDL只需要通过低电压位准，其原因为如果第一输出节点及第二输出节点被拉向低逻辑位准时，该互耦合反相器10将把另一项放大到高位准，因此可以减少所使用的电晶体的数目。如图4中显示设计一双输入NAND门的逻辑树状结构的演算法及利用本发明的原理，也可以使用类似的方法设计任何其他的逻辑。
对于串级(cascade)逻辑而言，使用三个相将各阶段予以管线化，图5(a)为在各阶段中每一个开关的时序，及该阶段连接的方法，第一阶段的输出为第二阶段的输入，第二阶段的输出为第三阶段的输入，以此类推到第n阶段，图5(b)为其三相间的关系图，其中φ1，φ2及φ3为控制阶段1到3的主要时序，而让输入信号通过以到达输出节点的NMOS电晶体则分别受φ2，φ3及φ1的反相信号所控制；每一周期可以分割成三个部份“P”、“E”及“H”，其分别表示预充电、评估及维持。另外，由于\φ2，\φ3及\φ1在阶段1、2及3中并不会同时使得各NMOS导通，不必烦恼在先前阶段中不相关的信号将会影响输出波形，换言之，可以有效克服在通过门中双向传输的缺点。
为证明本发明确实较现有不同的时序动态逻辑具有较佳的功效，在此使用如图1至图3所示的HRDL、动态DVCSPG及HRPGDL的双输入NAND门的执行进行比较，其结果显示在图6及图7中，如图所示，在0.35微米(μm)的CMOS技术与60MHz的时序下，使用分别具有0.75微米与2微米通道宽度的NMOS与PMOS电晶体，模拟上述三种的逻辑电路；其中并无比较CRDL及CPNCL两种逻辑电路，因为前者需要相当高的n井偏压，而后者需要较高的电源电压，以产生良好的驱动力，故在此不进行比较。图6中为比较在3V的电源电压下，延迟及功率--延迟乘积为输出电容的函数，其中延迟时间定义为时序或输入数据上升端及输出到达Vdd的90％或Vdd的10％之间的时间；图7中显示在50fF负载下，延迟及功率-延迟的乘积为电源电压的函数，经由比对两附图后发现，HRPGDL的延迟及功率--延迟乘积皆为最短或最小者，因此，本发明的性能是明显优于其他的动态逻辑电路。
另外，为了证明三相HRPGDL的操作正确，本发明中模拟四串级双输入NAND门，其中输入端A及B连结在一起(A＝B)，第一阶段的输出端馈入第二阶段的输入端，并以相同的方式作用在第二及第三阶段。图5(c)显示该时序的波形，由阶段1到阶段3的输入及输出信号中，可以看到上升及下降延迟少于0.3ns，表示在Vdd＝3V下的情况下，使用0.35微米的CMOS时，操作频率可能高于1GHz。
图8中显示管线化4位元2基数(radix)加法器(adder)的差动逻辑的应用，如图8(a)所示，其显示4位元加法器的相位分隔，其中X0，Y0，Z0，S0，bit0为最高位元，且当位元数目增加时，在φ2及φ3之间的传输门可能必需调整。图8(b)是在0.75ns时序周期下X＝1110及Y＝0111的正确模拟输出波形，在此状态下，S3必需通过三个传输门且达到bit0，此乃表示最长的传播延迟。举此加法器的实例是为了说明本发明也可以应用在此等加法器中。
总而言之，本发明的三相半轨通过门差动逻辑电路可归纳出下列数项优点(1)使用标准的CMOS制程，可避免信号偏移的问题产生。
(2)通过门逻辑树状结构可节省所需使用的电晶体数目。
(3)在3V的电源电压下，与其他使用相同CMOS制程的逻辑电路比较下，本发明的速度最快。
(4)本发明也适用于低于2V的低电源电压。
(5)功率--延迟乘积的性能优于其他的动态逻辑。
以上所述，仅为本发明的几个较佳实施例而已，并非用于限定本发明的保护范围。
权利要求
1.一种三相半轨通过门差动逻辑电路，其特征在于包括第一输出节点(Out)及第二输出节点(\Out)；一对互耦合的反相器，其连接至该第一与第二输出节点；一个受反相第一时序控制的N通道金属氧化物半导体(NMOS)电晶体耦合该第一与第二输出节点；两个分别受第一时序及反相第一时序控制的N通道金属氧化物半导体电晶体及P通道金属氧化物半导体(PMOS)电晶体，分别连至该对互耦合反相器的两对源极端与电源或接地端；以及两个由反相第二时序控制的N通道金属氧化物半导体电晶体，其分别耦合两组通过门逻辑树与该第一及第二输出节点。
2.根据权利要求1所述的逻辑电路，其特征在于该受反相第一时序控制的N通道金属氧化物半导体电晶体可为P通道金属氧化物半导体电晶体，并由第一时序控制。
3.根据权利要求1所述的逻辑电路，其特征在于该受反相第二时序控制的N通道金属氧化物半导体电晶体可为P通道金属氧化物半导体电晶体，并由第二时序控制。
4.根据权利要求1所述的逻辑电路，其特征在于该两组通过门逻辑树使用N通道金属氧化物半导体电晶体，只让低准位信号通过，而达到该第一输出节点或第二输出节点。
5.根据权利要求1所述的逻辑电路，其特征在于该第一时序及反相第二时序皆为低逻辑位准时，在该输出节点的电荷再循环，且预充电到大约1/2Vdd，此为预先充电的步骤，此时，输入数据在第一时序与反相第二时序变高之前到达。
6.根据权利要求1所述的逻辑电路，其特征在于该第一时序及反相第二时序为高逻辑位准时，输入数据能够通过由反向第二时序控制的NMOS电晶体，以执行该互耦合反相器的运算。
7.根据权利要求1所述的逻辑电路，其特征在于该第一时序为高逻辑位准，而该反相第二时序为低逻辑位准时，将该输出节点锁定，且在输入端任何的变动均不会改变该输出节点的状态，此步骤为维持运算。
8.一种三相半轨通过门差动逻辑电路，以管线化来串接逻辑门，其特征在于该逻辑电路包括第一级逻辑门，其包含一对互耦合的反相器，其连接至第一与第一’输出节点；一个受反相第一时序控制的N通道金属氧化物半导体电晶体耦合该第一与第一’输出节点；两个分别受第一时序及反相第一时序控制的N通道金属氧化物半导体电晶体及P通道金属氧化物半导体电晶体，分别连至该对互耦合反相器的两对源极端与电源或接地端；以及两个由反相第二时序控制的N通道金属氧化物半导体电晶体，其分别耦合两组通过门逻辑树与该第一及第一’输出节点；第二级逻辑门，将该第一级逻辑门的输出耦合至该第二级逻辑门的输入，该第二级逻辑门包含一对互耦合的反相器，其连接至第二与第二’输出节点；一个受反相第二时序控制的N通道金属氧化物半导体电晶体耦合该第二与第二’输出节点；两个分别受第二时序及反相第二时序控制的N通道金属氧化物半导体电晶体及P通道金属氧化物半导体电晶体，分别连至该对互耦合反相器的两对源极端与电源或接地端；以及两个由反相第三时序控制的N通道金属氧化物半导体电晶体，其分别耦合两组通过门逻辑树与该第二及第二’输出节点；第三级逻辑门，将该第二级逻辑门的输出耦合至第三级逻辑门的输入，该第三级逻辑门包含一对互耦合的反相器，其连接至第三与第三’输出节点；一个受反相第三时序控制的N通道金属氧化物半导体电晶体耦合该第三与第三’输出节点；两个分别受第三时序及反相第三时序控制的N通道金属氧化物半导体电晶体及P通道金属氧化物半导体电晶体，分别连至该对互耦合反相器的两对源极端与电源或接地端；以及两个由反相第一时序控制的N通道金属氧化物半导体电晶体，其分别耦合两组通过门逻辑树与该第三及第三’输出节点；以及第四级逻辑门之后的逻辑门，则重复该第一至第三级逻辑门的时序控制。
9.根据权利要求8所述的逻辑电路，其特征在于该第一级逻辑门受反相第一时序控制的N通道金属氧化物半导体电晶体可为P通道金属氧化物半导体电晶体，并由第一时序控制；该第二级逻辑门受反相第一时序控制的N通道金属氧化物半导体电晶体可为P通道金属氧化物半导体电晶体，并由第一时序控制；该第三级逻辑门受反相第一时序控制的N通道金属氧化物半导体电晶体可为P通道金属氧化物半导体电晶体，并由第一时序控制。
10.根据权利要求8所述的逻辑电路，其特征在于该第一级逻辑门受反相第二时序控制的N通道金属氧化物半导体电晶体可为P通道金属氧化物半导体电晶体，并由第二时序控制；该第二级逻辑门受反相第二时序控制的N通道金属氧化物半导体电晶体可为P通道金属氧化物半导体电晶体，并由第二时序控制；该第三级逻辑门受反相第二时序控制的N通道金属氧化物半导体电晶体可为P通道金属氧化物半导体电晶体，并由第二时序控制。
11.根据权利要求8所述的逻辑电路，其特征在于该第一级逻辑门的第一时序及反相第二时序皆为低逻辑位准时，在该输出节点的电荷再循环，且预充电到大约1/2Vdd，此为预先充电的步骤，此时，输入数据是在第一时序与反相第二时序变高之前到达；该第二级逻辑门的第二时序及反相第三时序皆为低逻辑位准时，在该输出节点的电荷再循环，且预充电到大约1/2Vdd，此为预先充电的步骤，此时，输入数据是在第二时序与反相第三时序变高之前到达；以及该第三级逻辑门的第三时序及反相第一时序皆为低逻辑位准时，在该输出节点的电荷再循环，且预充电到大约1/2Vdd，此为预先充电的步骤，此时，输入数据是在第三时序与反相第一时序变高之前到达。
12.根据权利要求8所述的逻辑电路，其特征在于该第一级逻辑门的第一时序及反相第二时序为高逻辑位准时，输入数据能够通过由反向第二时序控制的NMOS电晶体，以执行该互耦合反相器的运算；该第二级逻辑门的第二时序及反相第三时序为高逻辑位准时，输入数据能够通过由反向第三时序控制的NMOS电晶体，以执行该互耦合反相器的运算；以及该第三级逻辑门的第三时序及反相第一时序为高逻辑位准时，输入数据能够通过由反向第三时序控制的NMOS电晶体，以执行该互耦合反相器的运算。
13.根据权利要求8所述的逻辑电路，其特征在于该第一级逻辑门的第一时序为高逻辑位准，而该反相第二时序为低逻辑位准时，将该输出节点锁定，且在输入端任何的变动均不会改变该输出节点的状态，此步骤为维持运算；该第二级逻辑门的第二时序为高逻辑位准，而该反相第三时序为低逻辑位准时，将该输出节点锁定，且在输入端任何的变动均不会改变该输出节点的状态，此步骤为维持运算；以及该第三级逻辑门的第三时序为高逻辑位准，而该反相第一时序为低逻辑位准时，将该输出节点锁定，且在输入端任何的变动均不会改变该输出节点的状态，此步骤为维持运算。
全文摘要
本发明公开了一种三相半轨通过门差动逻辑电路(HRPGDL)，其是使用类似对于电荷再循环的一对互耦合反相器的结构，并搭配两个受第一时序及反相第一时序控制的电晶体，以及两个由反相第二时序控制的电晶体，以利用多相位来控制数据传递及使用通过门逻辑来减少电晶体数目及增加操作速度。本发明速度快，适用于低电源电压，且其功率－－延迟乘积的性能优于其他的动态逻辑电路。
文档编号H03K19/00GK1399406SQ0112065
公开日2003年2月26日 申请日期2001年7月23日 优先权日2001年7月23日
发明者林泓均, 陈奕帆 申请人:智邦科技股份有限公司