专利名称:一种多时钟域信号处理系统的制作方法
【专利摘要】本实用新型公开了一种多时钟域信号处理系统，包括信号输入接口、信号输出接口、第一表决电路、第二表决电路、第三表决电路、第一组寄存器、第二组寄存器、第三组寄存器、第四组寄存器、用于产生三路之间存在固定相位偏差的时钟信号的第一组时钟信号发生器、以及用于产生三路之间存在固定相位偏差的时钟信号的第二组时钟信号发生器，本实用新型可以实现在多时钟域下的信号的辐射加固。
【专利说明】一种多时钟域信号处理系统
【技术领域】
[0001]本实用新型属于信号处理领域，涉及一种多时钟域信号处理系统。
【背景技术】
[0002]现有的电路中没有涉及到多时钟域下的信号的辐射加固电路，因此电路在工作的过程中，电路的抗辐射能力较差，尤其是在空间电子芯片电路中，由于没有涉及到辐射加固电路，空间电子芯片电路的可靠性较差，不能应用于空间电子计算机系统中。
实用新型内容
[0003]本实用新型的目的在于克服上述现有技术的缺点，提供了一种多时钟域信号处理系统，该系统可以实现在多时钟域下的信号的辐射加固。
[0004]为达到上述目的，本实用新型所述的多时钟域信号处理系统包括信号输入接口、信号输出接口、第一表决电路、第二表决电路、第三表决电路、第一组寄存器、第二组寄存器、第三组寄存器、第四组寄存器、用于产生三路之间存在固定相位偏差的时钟信号的第一组时钟信号发生器、以及用于产生三路之间存在固定相位偏差的时钟信号的第二组时钟信号发生器;
[0005]所述第一组寄存器包括第一寄存器、第二寄存器及第三寄存器，第二组寄存器包括第四寄存器、第五寄存器及第六寄存器，第三组寄存器包括第七寄存器、第八寄存器及第九寄存器，第四组寄存器包括第十寄存器、第i^一寄存器及第十二寄存器；
[0006]所述信号输入接口分别与第一寄存器的输入端、第二寄存器的输入端及第三寄存器的输入端，第一寄存器的输出端、第二寄存器的输出端及第三寄存器的输出端分别与第一表决电路的三个输入端相连接，第四寄存器的输入端及输出端分别与第一表决电路的输出端及第七寄存器的输入端相连接，第五寄存器的输入端及输出端分别与第一表决电路的输出端及第八寄存器的输入端相连接，第六寄存器的输入端及输出端分别与第一表决电路的输出端及第九寄存器的输入端相连接，第二表决电路的三个输入端分别与第七寄存器的输出端、第八寄存器的输出端及第九寄存器的输出端相连接，第二表决电路的输出端与第十寄存器的输入端、第i^一寄存器的输入端及第十二寄存器的输入端相连接，第十寄存器的输出端、第i^一寄存器的输出端及第十二寄存器的输出端分别与第三表决电路的三个输入端相连接，第三表决电路的输出端与信号输出接口相连接；
[0007]所述第一组时钟信号发生器包括第一时钟信号发生器、第二时钟信号发生器及第三时钟信号发生器，第二组时钟信号发生器包括第四时钟信号发生器、第五时钟信号发生器及第六时钟信号发生器，第一时钟信号发生器的输出端、第二时钟信号发生器的输出端及第三时钟信号发生器的输出端分别与第一寄存器的时钟信号输入端、第二寄存器的时钟信号输入端以及第三寄存器的时钟信号输入端相连接，第四时钟信号发生器的输出端与第四寄存器的时钟信号输入端、第七寄存器的时钟信号输入端及第十寄存器的时钟信号输入端相连接，第五时钟信号发生器的输出端与第五寄存器的时钟信号输入端、第八寄存器的时钟信号输入端及第十一寄存器的时钟信号输入端相连接，第六时钟信号发生器的输出端与第六寄存器的时钟信号输入端、第九寄存器的时钟信号输入端及第十二寄存器的时钟信号输入端相连接。
[0008]还包括信号处理交互系统，所述信号处理交互系统包括第四表决电路、第五表决电路、第六表决电路、第五组寄存器、第六组寄存器、第七组寄存器、第八组寄存器以及互交信号输出接口；
[0009]所述第五组寄存器包括第十三寄存器、第十四寄存器及第十五寄存器，第六组寄存器包括第十六寄存器、第十七寄存器及第十八寄存器，第七组寄存器包括第十九寄存器、第二十寄存器及第二 i^一寄存器，第八组寄存器包括第二十二寄存器、第二十三寄存器及第二十四寄存器；
[0010]所述第十三寄存器的输入端、第十四寄存器的输入端及第十五寄存器的输入端均与第三表决电路的输出端相连接，第四表决电路的三个输入端分别与第十三寄存器的输出端、第十四寄存器的输出端及第十五寄存器的输出端相连接，第四表决电路的输出端与第十六寄存器的输入端、第十七寄存器的输入端及第十八寄存器的输入端相连接，第十六寄存器的输出端、第十七寄存器的输出端及第十八寄存器的输出端分别与第十九寄存器的输入端、第二十寄存器的输入端及第二 i^一寄存器的输入端相连接，第五表决电路的三个输入端分别与第十九寄存器的输出端、第二十寄存器的输出端及第二 i^一寄存器的输出端相连接，第五表决电路的输出端分别通过第二十二寄存器、第二十三寄存器及第二十四寄存器与第六表决电路的三个输入端相连接，第六表决电路的输出端与互交信号输出接口 ；
[0011]所述第十六寄存器的时钟信号输入端、第十九寄存器的时钟信号输入端及第二十二寄存器的时钟信号输入端均与第一时钟信号发生器的输出端相连接，第十七寄存器的时钟信号输入端、第二十寄存器的时钟信号输入端及第二十三寄存器的时钟信号输入端均与第二时钟信号发生器的输出端相连接，第十八寄存器的时钟信号输入端、第二十一寄存器的时钟信号输入端及第二十四寄存器的时钟信号输入端均与第三时钟信号发生器的输出端相连接，第十三寄存器的时钟信号输入端、第十四寄存器的时钟信号输入端以及第十五寄存器的时钟信号输入端分别与第四时钟信号发生器的输出端、第五时钟信号发生器的输出端及第六时钟信号发生器的输出端相连接。
[0012]本实用新型具有以下有益效果:
[0013]本实用新型所述的多时钟域信号处理系统在入射的脉冲信号a_pulSe处理的过程中，第一个时钟域中，脉冲信号a_pulse分别输入到第一寄存器、第二寄存器及第三寄存器中，第一寄存器的输出、第二寄存器的输出及第三寄存器的输出通过第一表决电路表决后，输入到第二个时钟域中的第四寄存器、第五寄存器及第六寄存器中，第四寄存器、第五寄存器及第六寄存器输出的信号分别输入到第七寄存器、第八寄存器及第九寄存器中，第七寄存器的输出信号、第八寄存器的输出信号及第九寄存器的输出信号经第二表决电路表决后输入到第十寄存器、第i^一寄存器及第十二寄存器中，第十寄存器的输出信号、第i^一寄存器的输出信号及第十二寄存器的输出信号经第三表决电路表决后生成脉冲信号b_pulse，从而将第一个时钟域下的脉冲信号a_pulse转换到第二个时钟域下的脉冲信号b_pulse;另外，第一组时钟信号发生器及第二组时钟信号发生器分别为第一个时钟域下的寄存器以及第二个时钟域下的寄存器提供时钟信号，并且由于第一组时钟信号发生器产生的三路时钟信号之间存在固定相位偏差，第二组时钟信号发生器产生的三路时钟信号之间存在固定在相位偏差，从而有效的增强了电路的辐射加固能力。
[0014]另外，本实用新型还包括信号处理交互系统，可以通过所述交互模块产生交互信号，从而有效的提高多时钟域下信号转换的可靠性。
【附图说明】
[0015]图1为本实用新型的结构示意图。
【具体实施方式】
[0016]下面结合附图对本实用新型做进一步详细描述:
[0017]参考图1，本实用新型所述的多时钟域信号处理系统包括信号输入接口、信号输出接口、第一表决电路Cl、第二表决电路c2、第三表决电路c3、第一组寄存器、第二组寄存器、第三组寄存器、第四组寄存器、用于产生三路之间存在固定相位偏差的时钟信号的第一组时钟信号发生器、以及用于产生三路之间存在固定相位偏差的时钟信号的第二组时钟信号发生器，第一组寄存器包括第一寄存器al 1、第二寄存器a12及第三寄存器al3，第二组寄存器包括第四寄存器bll、第五寄存器bl2及第六寄存器bl3，第三组寄存器包括第七寄存器b21、第八寄存器b22及第九寄存器b23，第四组寄存器包括第十寄存器b31、第^^一寄存器b32及第十二寄存器b33，信号输入接口分别与第一寄存器all的输入端、第二寄存器al2的输入端及第三寄存器al3的输入端，第一寄存器all的输出端、第二寄存器al2的输出端及第三寄存器al3的输出端分别与第一表决电路Cl的三个输入端相连接，第四寄存器bll的输入端及输出端分别与第一表决电路cl的输出端及第七寄存器b21的输入端相连接，第五寄存器bl2的输入端及输出端分别与第一表决电路cl的输出端及第八寄存器b22的输入端相连接，第六寄存器bl3的输入端及输出端分别与第一表决电路Cl的输出端及第九寄存器b23的输入端相连接，第二表决电路c2的三个输入端分别与第七寄存器b21的输出端、第八寄存器b22的输出端及第九寄存器b23的输出端相连接，第二表决电路c2的输出端与第十寄存器b31的输入端、第i^一寄存器b32的输入端及第十二寄存器b33的输入端相连接，第十寄存器b31的输出端、第i^一寄存器b32的输出端及第十二寄存器b33的输出端分别与第三表决电路c3的三个输入端相连接，第三表决电路c3的输出端与信号输出接口相连接，第一组时钟信号发生器包括第一时钟信号发生器、第二时钟信号发生器及第三时钟信号发生器，第二组时钟信号发生器包括第四时钟信号发生器、第五时钟信号发生器及第六时钟信号发生器，第一时钟信号发生器的输出端、第二时钟信号发生器的输出端及第三时钟信号发生器的输出端分别与第一寄存器all的时钟信号输入端、第二寄存器al2的时钟信号输入端以及第三寄存器al3的时钟信号输入端相连接，第四时钟信号发生器的输出端与第四寄存器bll的时钟信号输入端、第七寄存器b21的时钟信号输入端及第十寄存器b31的时钟信号输入端相连接，第五时钟信号发生器的输出端与第五寄存器bl2的时钟信号输入端、第八寄存器b22的时钟信号输入端及第^ 寄存器b32的时钟信号输入端相连接，第六时钟信号发生器的输出端与第六寄存器bl3的时钟信号输入端、第九寄存器b23的时钟信号输入端及第十二寄存器b33的时钟信号输入端相连接。
[0018]另外，本实用新型还包括信号处理交互系统，所述信号处理交互系统包括第四表决电路c4、第五表决电路c5、第六表决电路c6、第五组寄存器、第六组寄存器、第七组寄存器、第八组寄存器以及互交信号输出接口，第五组寄存器包括第十三寄存器b41、第十四寄存器b42及第十五寄存器b43，第六组寄存器包括第十六寄存器a21、第十七寄存器a22及第十八寄存器a23，第七组寄存器包括第十九寄存器a31、第二十寄存器a32及第二^^一寄存器a33，第八组寄存器包括第二十二寄存器a41、第二十三寄存器a42及第二十四寄存器a43，第十三寄存器b41的输入端、第十四寄存器b42的输入端及第十五寄存器b43的输入端均与第三表决电路c3的输出端相连接，第四表决电路c4的三个输入端分别与第十三寄存器b41的输出端、第十四寄存器b42的输出端及第十五寄存器b43的输出端相连接，第四表决电路c4的输出端与第十六寄存器a21的输入端、第十七寄存器a22的输入端及第十八寄存器a23的输入端相连接，第十六寄存器a21的输出端、第十七寄存器a22的输出端及第十八寄存器a23的输出端分别与第十九寄存器a31的输入端、第二十寄存器a32的输入端及第二i^一寄存器a33的输入端相连接，第五表决电路c5的三个输入端分别与第十九寄存器a31的输出端、第二十寄存器a32的输出端及第二i^一寄存器a33的输出端相连接，第五表决电路c5的输出端分别通过第二十二寄存器a41、第二十三寄存器a42及第二十四寄存器a43与第六表决电路c6的三个输入端相连接，第六表决电路c6的输出端与互交信号输出接口，第十六寄存器a21的时钟信号输入端、第十九寄存器a31的时钟信号输入端及第二十二寄存器a41的时钟信号输入端均与第一时钟信号发生器的输出端相连接，第十七寄存器a22的时钟信号输入端、第二十寄存器a32的时钟信号输入端及第二十三寄存器a42的时钟信号输入端均与第二时钟信号发生器的输出端相连接，第十八寄存器a23的时钟信号输入端、第二i 寄存器a33的时钟信号输入端及第二十四寄存器a43的时钟信号输入端均与第三时钟信号发生器的输出端相连接，第十三寄存器b41的时钟信号输入端、第十四寄存器b42的时钟信号输入端以及第十五寄存器b43的时钟信号输入端分别与第四时钟信号发生器的输出端、第五时钟信号发生器的输出端及第六时钟信号发生器的输出端相连接。
[0019]本实用新型的具体工作过程为:
[0020]第一时钟信号发生器产生第一时钟信号clka_l，并将第一时钟信号clka_l输入到第一寄存器all、第十六寄存器a21、第十九寄存器a31及第二十二寄存器a41中，第二时钟信号发生器产生第二时钟信号clka_2，并将所述第二时钟信号clka_2输入到第二寄存器al2、第十七寄存器a22、第二十寄存器a32及第二十三寄存器a42中，第三时钟信号发生器产生第三时钟信号clka_3，并将所述第三时钟信号clka_3输入到第三寄存器al3、第十八寄存器a23、第二^^一寄存器a33及第二十四寄存器a43中，第四时钟信号发生器产生第四时钟信号clkb_l，然后将所述第四时钟信号clkb_l输入到第四寄存器bll、第七寄存器b21、第十寄存器b31及第十三寄存器b41中，第五时钟信号发生器产生第五时钟信号clkb_2，然后将所述第五时钟信号clkb_2输入到第五寄存器bl2、第八寄存器b22、第^^一寄存器b32及第十四寄存器b42中，第六时钟信号发生器产生第六时钟信号clkb_3，然后将所述第六时钟信号clkb_3输入到第六寄存器bl3、第九寄存器b23、第十二寄存器b33及第十五寄存器b43中，同时脉冲信号a_pulse经脉冲输入接口输入到第一寄存器all、第二寄存器al2及第三寄存器a13中，第一寄存器all输出的脉冲信号a_pulse、第二寄存器al2输出的脉冲信号a_pulse及第三寄存器a13输出的脉冲信号a_pulse经第一表决电路cl表决后输入到第四寄存器bll、第五寄存器bl2及第六寄存器bl3中，第四寄存器bll输出的信号、第五寄存器bl2输出的信号及第六寄存器bl3输出的信号分别输入到第七寄存器b21、第八寄存器b22及第九寄存器b23中，第七寄存器b21输出的信号、第八寄存器b22输出的信号及第九寄存器b23输出的信号经第二表决电路c2表决后输入到第十寄存器b31、第i^一寄存器b32及第十二寄存器b33中，第十寄存器b31输出的信号、第i^一寄存器b32输出的信号及第十二寄存器b33输出的信号经第三表决电路c3表决后生成脉冲信号b_pulse，从而将第一个时钟域下的脉冲信号a_pulse转换到第二个时钟域内下的脉冲信号b_pulse，通过脉冲信号b_pulse生成交互信号a_hs_pulse的方法及过程均与通过脉冲信号a_puI se生成脉冲信号b_puI se的方法及过程相同。同时由于第一时钟信号c Ika_1、第二时钟信号clka_2以及第三时钟信号clka_3之间存在固定相位偏差，第四时钟信号clkb_l、第五时钟信号clkb_2及第六时钟信号clkb_3之间均在固定相位偏差，因此有效的增强了该系统的辐射加固能力。实现信号间转换以及信号转换结束交互信号生成，提高了多时钟域下的信号转换可靠性。同时提高了系统的辐射加固能力，可应用于空间电子芯片电路设计中，提高芯片可靠性。该系统设计通用性强、普适性高，可灵活应用于多时钟域的芯片电路设计中，同时其抗辐照特性更扩展了其应用环境，即空间电子系统中，适用范围广。
【权利要求】
1.一种多时钟域信号处理系统，其特征在于，包括信号输入接口、信号输出接口、第一表决电路(Cl)、第二表决电路(C2)、第三表决电路(C3)、第一组寄存器、第二组寄存器、第三组寄存器、第四组寄存器、用于产生三路之间存在固定相位偏差的时钟信号的第一组时钟信号发生器、以及用于产生三路之间存在固定相位偏差的时钟信号的第二组时钟信号发生器； 所述第一组寄存器包括第一寄存器(all)、第二寄存器(al2)及第三寄存器(al3)，第二组寄存器包括第四寄存器(bll)、第五寄存器(bl2)及第六寄存器(bl3)，第三组寄存器包括第七寄存器(b21)、第八寄存器(b22)及第九寄存器(b23)，第四组寄存器包括第十寄存器(b31)、第^^一寄存器(b32)及第十二寄存器(b33)； 所述信号输入接口分别与第一寄存器(all)的输入端、第二寄存器(al2)的输入端及第三寄存器(al3)的输入端，第一寄存器(all)的输出端、第二寄存器(al2)的输出端及第三寄存器(al3)的输出端分别与第一表决电路(Cl)的三个输入端相连接，第四寄存器(bll)的输入端及输出端分别与第一表决电路(cl)的输出端及第七寄存器(b21)的输入端相连接，第五寄存器(bl2)的输入端及输出端分别与第一表决电路(cl)的输出端及第八寄存器(b22)的输入端相连接，第六寄存器(bl3)的输入端及输出端分别与第一表决电路(Cl)的输出端及第九寄存器(b23)的输入端相连接，第二表决电路(c2)的三个输入端分别与第七寄存器(b21)的输出端、第八寄存器(b22)的输出端及第九寄存器(b23)的输出端相连接，第二表决电路(c2)的输出端与第十寄存器(b31)的输入端、第i^一寄存器(b32)的输入端及第十二寄存器(b33)的输入端相连接，第十寄存器(b31)的输出端、第i^一寄存器(b32)的输出端及第十二寄存器(b33)的输出端分别与第三表决电路(c3)的三个输入端相连接，第三表决电路(c3)的输出端与信号输出接口相连接； 所述第一组时钟信号发生器包括第一时钟信号发生器、第二时钟信号发生器及第三时钟信号发生器，第二组时钟信号发生器包括第四时钟信号发生器、第五时钟信号发生器及第六时钟信号发生器，第一时钟信号发生器的输出端、第二时钟信号发生器的输出端及第三时钟信号发生器的输出端分别与第一寄存器(all)的时钟信号输入端、第二寄存器(al2)的时钟信号输入端以及第三寄存器(al3)的时钟信号输入端相连接，第四时钟信号发生器的输出端与第四寄存器(bll)的时钟信号输入端、第七寄存器(b21)的时钟信号输入端及第十寄存器(b31)的时钟信号输入端相连接，第五时钟信号发生器的输出端与第五寄存器(bl2)的时钟信号输入端、第八寄存器(b22)的时钟信号输入端及第i^一寄存器(b32)的时钟信号输入端相连接，第六时钟信号发生器的输出端与第六寄存器(bl3)的时钟信号输入端、第九寄存器(b23)的时钟信号输入端及第十二寄存器(b33)的时钟信号输入端相连接。2.根据权利要求1所述的多时钟域信号处理系统，其特征在于，还包括信号处理交互系统，所述信号处理交互系统包括第四表决电路(c4)、第五表决电路(c5)、第六表决电路(c6)、第五组寄存器、第六组寄存器、第七组寄存器、第八组寄存器以及互交信号输出接P ; 所述第五组寄存器包括第十三寄存器(b41)、第十四寄存器(b42)及第十五寄存器(b43)，第六组寄存器包括第十六寄存器(a21)、第十七寄存器(a22)及第十八寄存器(a23)，第七组寄存器包括第十九寄存器(a31)、第二十寄存器(a32)及第二^^一寄存器(a33)，第八组寄存器包括第二十二寄存器(a41)、第二十三寄存器(a42)及第二十四寄存器(a43); 所述第十三寄存器(b41)的输入端、第十四寄存器(b42)的输入端及第十五寄存器(b43)的输入端均与第三表决电路(c3)的输出端相连接，第四表决电路(c4)的三个输入端分别与第十三寄存器(b41)的输出端、第十四寄存器(b42)的输出端及第十五寄存器(b43)的输出端相连接，第四表决电路(c4)的输出端与第十六寄存器(a21)的输入端、第十七寄存器(a22)的输入端及第十八寄存器(a23)的输入端相连接，第十六寄存器(a21)的输出端、第十七寄存器(a22)的输出端及第十八寄存器(a23)的输出端分别与第十九寄存器(a31)的输入端、第二十寄存器(a32)的输入端及第二i^一寄存器(a33)的输入端相连接，第五表决电路(c5)的三个输入端分别与第十九寄存器(a31)的输出端、第二十寄存器(a32)的输出端及第二^ 寄存器(a33)的输出端相连接，第五表决电路(c5)的输出端分别通过第二十二寄存器(a41)、第二十三寄存器(a42)及第二十四寄存器(a43)与第六表决电路(c6)的三个输入端相连接，第六表决电路(c6)的输出端与互交信号输出接口 ； 所述第十六寄存器(a21)的时钟信号输入端、第十九寄存器(a31)的时钟信号输入端及第二十二寄存器(a41)的时钟信号输入端均与第一时钟信号发生器的输出端相连接，第十七寄存器(a22)的时钟信号输入端、第二十寄存器(a32)的时钟信号输入端及第二十三寄存器(a42)的时钟信号输入端均与第二时钟信号发生器的输出端相连接，第十八寄存器(a23)的时钟信号输入端、第二i^一寄存器(a33)的时钟信号输入端及第二十四寄存器(a43)的时钟信号输入端均与第三时钟信号发生器的输出端相连接，第十三寄存器(b41)的时钟信号输入端、第十四寄存器(b42)的时钟信号输入端以及第十五寄存器(b43)的时钟信号输入端分别与第四时钟信号发生器的输出端、第五时钟信号发生器的输出端及第六时钟信号发生器的输出端相连接。
【文档编号】H03K5-00GK204290910SQ201420471929
【发明者】余志军, 张斌, 张洵颖 [申请人]中国航天科技集团公司第九研究院第七七一研究所