专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及包括MOS晶体管的半导体集成电路，尤其涉及通过控制MOS晶体管的控制电位(衬底电位或源电位)来实现高速和减少功率损耗的技术。
背景技术：
近年来由于高集成化，使大规模半导体集成电路拥有较高的运算速度，同时消耗大量的电力。当电源电压减少时，功率消耗也相应减少。然而，电源电压的减少导致用来操作MOS晶体管所需电流的减少，这就影响了加速运算。避免这种不便的方法是按照电源电压的减少，来减少晶体管阈值电压的绝对值，然而阈值电压绝对值的减少导致晶体管大量的漏电流。
一种可以处理这个问题的解决方法是当晶体管处于激活状态时，将半导体衬底与栅极连接，当晶体管处于等待状态时，将半导体衬底与小于栅极电压的衬底电压的极相连，从而控制漏电流。
在前述的方法中，用来关闭目前处于激活状态的晶体管的电压施加到栅极，相同的电压也施加到半导体衬底。在这种情况下，不可能满意地控制漏电流。
发明内容
1)根据本发明一个实施例的半导体集成电路包括包括多个MOS晶体管的作为控制目标的电路，其中多个MOS晶体管中的至少一个MOS晶体管的控制电位将得到控制；控制信号生成电路，控制信号生成电路生成用来基于作为控制目标的电路的内部信号对控制电位进行控制的控制信号；以及控制电位控制电路，控制电位控制电路基于控制信号控制作为控制目标的电路中的至少一个MOS晶体管的控制电位。
根据前述构造，MOS晶体管的控制电位(至少衬底电位和源电位中的一个)得到了控制，从而控制了MOS晶体管的阈值电压的绝对值。当用这种方式对控制电位进行控制时，阈值电压的绝对值变得更大，当关闭MOS晶体管时可以减少漏电流。更进一步，由于受到相互干扰的影响，增加了对于低频干扰(glitch)噪声的电阻。当用这种方式控制控制电位以便获得阈值电压小的绝对值时，就能加快晶体管的运行。
2)根据本发明一个实施例的半导体集成电路包括包括多个MOS晶体管的作为控制目标的电路，其中多个MOS晶体管中的至少一个MOS晶体管的衬底电位将得到控制；用于衬底电位的控制信号生成电路，用于衬底电位的控制信号生成电路生成用来基于作为控制目标的电路的内部信号控制衬底电位的衬底电位控制信号；以及衬底电位控制电路，衬底电位控制电路基于控制信号控制作为控制目标的电路中至少一个MOS晶体管的衬底电位。
根据前述构造，MOS晶体管的衬底电位得到控制，从而控制了MOS晶体管的阈值电压的绝对值。当反向偏置电压(以这种方式施加的电压是为了使晶体管开启变得困难)施加到衬底电位时，阈值电压的绝对值变得更大。结果，当关闭MOS晶体管时可以减少漏电流。更进一步，由于受到相互干扰的影响，增加了对于低频干扰噪声的电阻。通过施加正向偏置电压(以这种方式施加的电压是为了使晶体管开启变得容易)至衬底电位，可以减小阈值电压的绝对值。结果，可以使运行速度达到更高。
3)根据本发明一个实施例的半导体集成电路包括包括多个MOS晶体管的作为控制目标的电路，其中多个MOS晶体管中的至少一个MOS晶体管的源电位将得到控制；用于源电位的控制信号生成电路，用于源电位的控制信号生成电路生成用来基于作为控制目标的电路的内部信号控制源电位的源电位控制信号；以及源电位控制电路，源电位控制电路基于控制信号控制作为控制目标的电路中至少一个MOS晶体管的源电位。
根据前述构造，在MOS晶体管是PMOS晶体管的情况下，当源电位设置为高于正常电压时，可以加速MOS晶体管的运行。进而，可以增大对于由IR压降等导致的电源电压的变化的抑制。设置源电位低于正常电压可以减小栅漏电流。另一个优点是，因为电力是与电源电压的平方成正比，设置为低的源电位实现了更低的功率损耗。
4)根据本发明一个实施例的对应于前述构造2)和3)相结合的半导体集成电路包括包括多个MOS晶体管的作为控制目标的电路，其中衬底电位将得到控制，多个MOS晶体管的至少一个MOS晶体管的源电位将得到控制；用于衬底电位的控制信号生成电路，用于衬底电位的控制信号生成电路生成用来基于作为控制目标的电路的内部信号控制衬底电位的衬底电位控制信号；用于源电位的控制信号生成电路，用于源电位的控制信号生成电路生成用来基于作为控制目标的电路的内部信号控制源电位的源电位控制信号；衬底电位控制电路，衬底电位控制电路基于用于衬底电位的控制信号控制作为控制目标的电路中至少一个MOS晶体管的衬底电位；以及源电位控制电路，源电位控制电路基于用于源电位的控制信号控制作为控制目标的电路中至少一个MOS晶体管的源电位。
上述构造进一步增进了功率损耗的减小和运行速度的提高。
根据2)或4)中描述的半导体集成电路，在衬底电位控制电路的构造中较佳地设置多个选择电位，该多个选择电位由施加到衬底电位控制电路的至少两个电位组成，从而基于用于衬底电位的控制信号从多个选择电位中选择一个电位并将所选择的电位施加到作为控制目标的MOS晶体管的衬底。
根据前述构造，通过从用于MOS晶体管的衬底电位的多个选择电位中选择一个电位，可以使控制更精确。
进一步，根据3)或4)中描述的半导体集成电路，在源电位控制电路的构造中较佳地设置多个选择电位，该多个选择电位由施加到源电位控制电路的至少两个电位组成，从而基于用于源电位的控制信号从多个选择电位中选择一个电位并将所选择的电位施加到作为控制目标的MOS晶体管的源极。
根据前述构造，通过从用于MOS晶体管的源电位的多个选择电位中选择一个电位，可以使控制更精确。
进而，根据2)或4)中描述的半导体集成电路，在作为控制目标的MOS晶体管中包括两种类型的晶体管，PMOS晶体管和NMOS晶体管，的情况下，较佳地，衬底电位控制电路由用来控制PMOS晶体管衬底电位的PMOS衬底电位控制电路和用来控制NMOS晶体管衬底电位的NMOS衬底电位控制电路组成。
根据前述构造，PMOS晶体管和NMOS晶体管可以分别控制，从而提高了衬底电位的控制效果。
进而，根据3)或4)中描述的半导体集成电路，在作为控制目标的MOS晶体管中包括两种类型的晶体管，PMOS晶体管和NMOS晶体管，的情况下，较佳地，源电位控制电路由用来控制PMOS晶体管源电位的PMOS源电位控制电路和用来控制NMOS晶体管源电位的NMOS源电位控制电路组成。
根据前述构造，PMOS晶体管和NMOS晶体管可以分别控制，从而提高了源电位的控制效果。
在具有多个作为控制目标的MOS晶体管并且这些晶体管在逻辑上彼此等同并彼此邻接配置的情况下，较佳地，衬底电位控制电路共同控制多个MOS晶体管的衬底电位。并且较佳地，源电位控制电路共同控制多个MOS晶体管的源电位。在前述情况下，可以缩短布线长度，并且因此进一步减小功率损耗。
连接至时钟树的功能性元件和后级功能性元件通常在各个操作中逻辑上彼此相关，并且相邻配置。因此，较佳地，通过衬底电位控制电路共同控制包括在多个功能性元件中的MOS晶体管的衬底电位，通过源电位控制电路共同控制包括在多个功能性元件中的MOS晶体管的源电位。在前述情况下，可以缩短布线长度，从而有效控制衬底电位或源电位。
当半导体集成电路分割成多个区域并且包括在一个区域中的多个MOS晶体管以同样的方式逻辑运行时，较佳地，通过衬底电位控制电路或源电位控制电路以同样的方式共同控制多个MOS晶体管的运行。在没有连接到时钟树的情况下，可以缩短布线长度，从而有效控制衬底电位或源电位。
本发明另外的目的和优点从优选实施例的下述详细描述中将变得更明显，参照附图可以对此进行更好的理解。
图1是示出了根据本发明一个实施例的半导体集成电路的构造的框图。
图2是示出了根据本发明一个实施例的半导体集成电路的构造的框图。
图3是示出了根据本发明该实施例的半导体集成电路的作为控制目标的电路、衬底电位控制电路和源电位控制电路的具体示例的方框电路图。
图4是根据本发明该实施例的半导体集成电路的方框电路图，其中作为控制目标的电路由脉冲发生器和锁存器组成。
图5是示出了根据本发明该实施例的通过脉冲产生器进行衬底电位控制的波形图。
图6是示出了根据本发明该实施例的通过锁存器进行衬底电位控制的波形图。
图7A是示出了根据本发明该实施例的PMOS控制信号生成电路和PMOS衬底电位控制电路的具体电路构造的电路图。
图7B是示出了根据本发明该实施例的NMOS控制信号生成电路和NMOS衬底电位控制电路的具体电路构造的电路图。
图8是示出了根据本发明该实施例的通过脉冲产生器进行源电位控制的波形图。
图9是示出了根据本发明该实施例的通过锁存器进行源电位控制的波形图。
图10是示出了根据本发明的脉冲产生器的具体构造的一个示例的电路图。
图11是示出了根据本发明的锁存器的具体构造的一个示例的电路图。
在所有这些图中，相同的标号表示同样的部件。
具体实施例方式
下面参照附图详细描述根据本发明的半导体集成电路的实施例。
首先，参照图1描述本发明的基本实施例。图1中，参考标号1表示包括多个MOS晶体管的作为控制目标的电路，其中多个MOS晶体管中的至少一个MOS晶体管的控制电位(至少是衬底电位和源电位中的一个)将得到控制。参考标号2表示控制信号生成电路。参考标号3表示控制电位控制电路，参考标号4表示控制信号。
作为控制目标的电路由多个例如触发器、反相器、AND电路的逻辑元件组成，在其中传播信号从而实现某一逻辑。因此，作为控制目标的电路不同于诸如SRAM(静态随机存取存储器)或DRAM(动态随机存取存储器)这样的存储单元阵列。
控制信号生成电路2产生控制信号4，控制信号4用于基于从作为控制目标的电路1输入的内部信号来对控制电位控制电路3进行控制。控制电位控制电路3基于控制信号4控制包括在作为控制目标的电路1中的MOS晶体管的控制电位(衬底电位/源电位)，以及MOS晶体管阈值电压的绝对值。当以这样的方式控制阈值电压的绝对值以产生大的值时，MOS晶体管关断时可以减小漏电流。进而，由于受到相互干扰的影响，增加了对于低频干扰噪声的电阻。当用这种方式控制阈值电压的绝对值以产生小的值时，可以加快运行速度。
接下来说明更具体的实施例。
根据本实施例的半导体集成电路的构造将参照图2进行说明。在图2中，参考标号11表示包括MOS晶体管的作为控制目标的电路，其中的衬底电位和源电位将得到控制。参考标号11a表示作为控制目标的电路11中包括MOS晶体管的逻辑电路。参考标号12表示用于衬底电位的控制信号生成电路。参考标号13表示衬底电位控制电路。参考标号14表示衬底电位控制信号。参考标号15表示用于源电位的控制信号生成电路。参考标号16表示源电位控制电路。参考标号17表示源电位控制信号。
用于衬底电位12的控制信号生成电路产生衬底电位控制信号14，衬底电位控制信号14用于基于从逻辑电路11a输入的内部信号控制衬底电位控制电路13。衬底电位控制电路13基于衬底电位控制信号14控制包括在作为控制目标的电路11中的MOS晶体管的衬底电位。
在前述情况下，当反向偏置电压施加至MOS晶体管的衬底电位时，阈值电压的绝对值变大，结果，当关闭MOS晶体管时可以减少漏电流。进而，由于受到相互干扰的影响，增加了对于低频干扰噪声的电阻。
反之，当正向偏置电压施加至衬底电位时，阈值电压的绝对值变小。结果，可以加快运行。
以同样的方式，用于源电位15的控制信号生成电路产生源电位控制信号17，源电位控制信号17用于基于从逻辑电路11a输入的内部信号控制源电位控制电路16。源电位控制电路16基于源电位控制信号17控制包括在作为控制目标的电路11中的MOS晶体管的源电位。
在前述情况下，在MOS晶体管为PMOS晶体管的情况下，当源电位设置为高于正常电压时，MOS晶体管的运行可以达到更高速度。进而，可以增大对于由IR压降等导致的电源电压的变化的抑制，当源电位设定低于正常时，可以减小栅极漏电流。另一个优点是，因为电力是与电源电压的平方成正比，设置源电位低实现了更低的功率损耗。
MOS晶体管的衬底和源电位能够同时控制。更具体地，为了减小功率损耗，当按照频率减小源电位时，对应于这种减小向衬底施加反向偏置，从而增加了阈值电压的绝对值。这防止了由于减小的源电位引起的噪音电阻的下降。在这种方式中，电路达到低功率损耗以及实现更大的噪音电阻。
接着，图3示出了作为控制目标的电路11由PMOS晶体管和NMOS晶体管构成的情况。图3中，参考标号21表示包括在作为控制目标的电路11中的PMOS晶体管，参考标号22表示包括在作为控制目标的电路11中的NMOS晶体管。
衬底电位控制电路13由用来控制PMOS晶体管的衬底电位的PMOS衬底电位控制电路23和用来控制NMOS晶体管的衬底电位的NMOS衬底电位控制电路24构成。衬底电位控制电路13分别控制PMOS晶体管21的衬底电位及NMOS晶体管22的衬底电位。
源电位控制电路16由用来控制PMOS晶体管的源电位的PMOS源电位控制电路25和用来控制NMOS晶体管的源电位的NMOS源电位控制电路26构成。源电位控制电路16分别控制PMOS晶体管21的源电位及NMOS晶体管22的源电位。
PMOS正常电位Vdd、PMOS反向偏置电位Vbp(＞Vdd)及PMOS正向偏置电位Vfp(＜Vdd)施加至PMOS衬底电位控制电路23。基于衬底电位控制信号14的值，选择前述三个电压值中的一个施加至PMOS晶体管21的半导体衬底。
NMOS正常电位Vss、NMOS反向偏置电位Vbn(＜Vss)及NMOS正向偏置电位Vfn(＞Vss)施加至NMOS衬底电位控制电路24。基于衬底电位控制信号14的值，选择前述三个电压值中的一个施加至NMOS晶体管22的半导体衬底。
以同样的方式，PMOS正常电位Vdd、PMOS高电位Vhp(＞Vdd)及PMOS低电位Vlp(＜Vdd)施加至PMOS源电位控制电路25。基于源电位控制信号17的值，选择前述三个电压值中的一个施加至PMOS晶体管21的源极。
NMOS正常电位Vss、NMOS高电位Vhn(＞Vss)及NMOS低电位Vln(＜Vss)施加至NMOS源电位控制电路26。基于源电位控制信号17的值，选择前述三个电压值中的一个施加至NMOS晶体管22的源极。
接着，参照图4说明在电路上应用如上所述的衬底电位控制及源电位控制的一个示例，该电路中使用了时钟树、脉冲发生器和锁存器。在图4中，每个参考标号31、32、33和34表示形成时钟树的一个反相器。参考标号35表示用来从时钟信号产生脉冲波形的脉冲发生器，参考标号36表示锁存器。通过用于衬底电位的控制信号生成电路12和衬底电位控制电路13，控制包括在脉冲发生器35中的晶体管的衬底电位和包括在锁存器36中的晶体管的衬底电位。以同样的方式，通过用于源电位的控制信号生成电路15及源电位控制电路16控制相应的源电位。图10和11分别示出了总的脉冲发生器和总的锁存器的电路图。
首先说明对图4所示的电路进行衬底电位控制的示例。图5示出了控制连至脉冲发生器35末级的晶体管的衬底电位的情形中的波形图，在图中示出了时钟波形、输出脉冲波形、PMOS晶体管衬底电位波形以及NMOS晶体管衬底电位波形的示例。
根据这个示例，当脉冲升高时，PMOS正向偏置电压Vfp施加至PMOS晶体管衬底电位，并且反向偏置电压Vbn施加至NMOS晶体管衬底电位。这样减少了PMOS晶体管的阈值电压的绝对值，从而使得开启PMOS晶体管变得更容易，同时增加了NMOS晶体管的阈值电压的绝对值，从而使得开启NMOS晶体管变得困难。由于前述过程的缘故，脉冲可以更迅速地升高。
与之相反，当脉冲下降时，脉冲宽度得到保持。因此，PMOS正常电位Vdd施加至PMOS晶体管的衬底电位，NMOS正常电位Vss施加至NMOS晶体管衬底电位。
在脉冲低的期间，反向偏置电压Vbp施加至PMOS晶体管，正向偏置电压Vfp施加至NMOS晶体管。这样增加了PMOS晶体管的阈值电压的绝对值，从而减小了PMOS晶体管的漏电流。进而，可以增加噪音电阻。
在所述方式中，三种电位经过了选择，以作为晶体管的衬底电位施加到衬底，从而在保持脉冲波形的同时，使脉冲发生器具有高速及低功率损耗。
图6示出了对于锁存器36第一级中的晶体管进行衬底电位控制的波形图。在该波形图中，示出了将被输入到锁存器的PMOS晶体管的衬底电位波形及NMOS晶体管的衬底电位波形。根据这种情形，当输入脉冲波形Vp升高时，正向偏置电压(Vfp和Vfn)施加至PMOS晶体管与NMOS晶体管，从而使得开启两个晶体管变得容易并能够更高速运行。
当输入脉冲波形低时，反向偏置电压(Vbp和Vbn)施加至PMOS晶体管与NMOS晶体管，使得开启两个晶体管变得困难，从而减小了漏电源及增加了噪音电阻。
接着，图7A示出了PMOS控制信号生成电路及PMOS衬底电位控制电路的一个示例，它们适用于图5的衬底电位控制。图7B示出了NMOS控制信号生成电路及NMOS衬底电位控制电路的一个示例，它们适用于图5的衬底电位控制。
在图7A中，参考标号601表示PMOS控制信号生成电路。参考标号602表示PMOS衬底电位控制电路。参考标号603、604及605表示延时调整电路。相对于衬底电位的渡越时间，延时调整电路预先调整延时值。第一级中的延时调整电路603的输出端连接到提供PMOS正向偏置电压Vfp的晶体管Qp1的栅极。第二级中的延时调整电路604的输出端连接到提供正常电位Vdd的晶体管Qp2的栅极。第三级中的延时调整电路605的输出端连接到提供反向偏置电压Vbp的晶体管Qp3的栅极。
当利用图7A所示的电路升高时钟信号CLK时，经过从延时调整电路603中产生的延时值，开启晶体管Qp1，正向偏置电压Vfp施加到PMOS衬底。接着，经过从延时调整电路604中产生的延时值，开启晶体管Qp2，同时关断晶体管Qp1，正常电位Vdd施加到PMOS衬底。然后，经过从延时调整电路605中产生的延时值，开启晶体管Qp3，同时关断晶体管Qp1及Qp2，反向偏置电压Vbp施加到PMOS衬底。
作为参照，在NMOS控制信号生成电路及NMOS衬底电位控制电路的情形中同样可以实现上述方案。
图7B中，参考标号606表示NMOS控制信号生成电路。参考标号607表示NMOS衬底电位控制电路。参考标号608、609及610表示延时调整电路。第一级中的延时调整电路608的输出端连接到提供NMOS反向偏置电压Vbn的晶体管Qn1的栅极。第二级中的延时调整电路609的输出端连接到提供正常电位Vss的晶体管Qn2的栅极。第三级中的延时调整电路610的输出端连接到提供正向偏置电压Vfn的晶体管Qn3的栅极。
当利用图7B所示的电路升高时钟信号CLK时，经过从延时调整电路608中产生的延时值，开启晶体管Qn1，反向偏置电压Vbn施加到NMOS衬底。接着，经过从延时调整电路609中产生的延时值，开启晶体管Qn2，同时关断晶体管Qn1，正常电位Vss施加到NMOS衬底。然后，经过从延时调整电路610中产生的延时值，开启晶体管Qn3，同时关断晶体管Qn1及Qn2，正向偏置电压Vfn施加到NMOS衬底。
接着，说明对图4所示的电路进行源电位控制的一个示例。图8示出了控制连接到脉冲发生器35的末级的晶体管的源电位的波形图，在图中示出了时钟波形、输出脉冲波形、PMOS晶体管的源电位波形以及NMOS晶体管的源电位波形的一个示例。
根据该示例，当脉冲升高时，PMOS高电压Vhp施加到PMOS晶体管的源电位，NMOS低电位Vln施加到NMOS晶体管的源电位。在这种方式中，脉冲可以更迅速地升高。
当脉冲下降时，PMOS正常电位Vdd施加到PMOS晶体管的源电位，NMOS正常电位Vss施加到NMOS晶体管的源电位。在脉冲低的期间，关断PMOS晶体管，因此正常电位Vss施加到源电位。在此方式中，可以控制PMOS晶体管的漏电流，并且进一步，可以减小来自噪音的影响。正常电压Vss施加到NMOS晶体管的源电位。
图9示出了对图4所示电路中的锁存器36的第一级中的晶体管进行源电位控制的波形图。在波形图中，示出了输入脉冲波形、PMOS晶体管的源电位波形、NMOS晶体管的源电位波形的一个示例。
当脉冲升高时，PMOS高电位Vhp施加到PMOS晶体管的源电位，NMOS低电位Vln施加到NMOS晶体管源电位，从而使得晶体管可以高速运行。从此时开始，不再需要高速运行，因此正常电压施加到PMOS和NMOS晶体管，从而减小漏电流。以这种方式，可以实现锁存电路能够高速运行并具有低功率损耗。
根据到目前为止所描述的本实施例，基于作为控制目标的电路内部产生的控制信号来控制衬底电位和/或源电位。因此，与传统技术比较，根据本发明可以得到更灵活的功率控制，其中基于来自半导体集成电路外部的信号，作为控制目标的整个电路在等待和激活模式之间相互切换，或者栅电压和衬底电压简单地彼此转换。更具体地，尽管作为控制目标的整个电路处在激活模式，可以用更灵活的方式进行控制，也就是将反向偏置电压施加到作为控制目标的电路中关断的MOS晶体管，并且将正向偏置电压施加到作为控制目标的电路中开启的MOS晶体管。
进而，根据本实施例，可以得到如下的附加效果。在CMOS电路中，当MOS晶体管开合/关断时，生成一个直通电流，该直通电流是经PMOS晶体管和NMOS晶体管从VDD到VSS的直流电流。根据本实施例，设定关断的晶体管的阈值电压绝对值更大，从而减小直通电流。结果，可以减小IR压降，并且从而可以减小由IR压降引起的延时变化。
根据本实施例，作为控制目标的电路使用了脉冲生成电路和锁存电路，然而其它电路也能应用于此。
在图4所示的电路中，反相器连接至脉冲发生器。在多个脉冲发生器连接至反相器的情形中，通过衬底电位控制电路或源电位控制电路控制多个脉冲发生器，从而进一步减小功率损耗。在半导体集成电路中，时钟树需要大量功率损耗。因此，当控制连接到时钟树的MOS晶体管的衬底电位或源电位时，在保持延时的同时可以有效地减小功率损耗。
当作为控制目标的电路不包括时钟树时，鉴于有关地址分配和布线的信息，通过衬底电位控制电路或源电位控制电路控制邻近布置及以相同方式逻辑运行的MOS晶体管，从而有效地减小除时钟树以外的任何电路中的功率损耗。
本发明并不局限于前述实施例中，并且在其技术思想的范围内可以进行各种修改。
权利要求
1.一种半导体集成电路，包括包含多个MOS晶体管的作为控制目标的电路，其中多个MOS晶体管中的至少一个MOS晶体管的控制电位将得到控制；控制信号生成电路，用来生成用于基于作为控制目标的电路的内部信号对控制电位进行控制的控制信号；和控制电位控制电路，用来基于控制信号控制作为控制目标的电路中的至少一个MOS晶体管的控制电位，其中控制电位是衬底电位和源电位中的至少一个。
2.一种半导体集成电路，包括包含多个MOS晶体管的作为控制目标的电路，其中多个MOS晶体管的至少一个MOS晶体管的衬底电位将得到控制；用于衬底电位的控制信号生成电路，用来生成用于基于作为控制目标的电路的内部信号控制衬底电位的控制信号；和衬底电位控制电路，用来基于控制信号控制作为控制目标的电路中的至少一个MOS晶体管的衬底电位。
3.如权利要求2所述的半导体集成电路，其中衬底电位控制电路基于控制信号从施加到衬底电位控制电路的至少两个电位中选择一个，并将所选择的电位施加到MOS晶体管的衬底。
4.如权利要求2所述的半导体集成电路，其中至少一个MOS晶体管包括PMOS晶体管与NMOS晶体管，和衬底电位控制电路由用来控制PMOS晶体管的衬底电位的PMOS衬底电位控制电路和用来控制NMOS晶体管的衬底电位的NMOS衬底电位控制电路组成。
5.如权利要求2所述的半导体集成电路，其中衬底电位控制电路共同控制以同样方式逻辑运行并且物理上相邻的多个MOS晶体管的衬底电位。
6.如权利要求5所述的半导体集成电路，其中多个MOS晶体管包括包含在连接到时钟树的功能性元件中的MOS晶体管和包含在连接到时钟树的后级功能性元件中的MOS晶体管。
7.如权利要求5所述的半导体集成电路，其中多个MOS晶体管包括包含在半导体集成电路被分割的多个区域中并以相同方式逻辑运行的多个MOS晶体管。
8.一种半导体集成电路，包括包含多个MOS晶体管的作为控制目标的电路，其中多个MOS晶体管中的至少一个MOS晶体管的源电位将得到控制；用于源电位的控制信号生成电路，用来生成用于基于作为控制目标的电路的内部信号控制源电位的控制信号；和源电位控制电路，用来基于控制信号控制作为控制目标的电路中的至少一个MOS晶体管的源电位。
9.如权利要求8所述的半导体集成电路，其中源电位控制电路基于控制信号从施加到源电位控制电路的至少两个电位中选择一个，并将所选择的电位施加到MOS晶体管的源极。
10.如权利要求8所述的半导体集成电路，其中至少一个MOS晶体管包括PMOS晶体管与NMOS晶体管，和源电位控制电路由用来控制PMOS晶体管的源电位的PMOS源电位控制电路和用来控制NMOS晶体管的源电位的NMOS源电位控制电路组成。
11.如权利要求8所述的半导体集成电路，其中源电位控制电路共同控制以同样方式逻辑运行并且物理上相邻的多个MOS晶体管的源电位。
12.如权利要求11所述的半导体集成电路，其中多个MOS晶体管包括包含在连接到时钟树的功能性元件中的MOS晶体管和包含在连接到时钟树的后级功能性元件中的MOS晶体管。
13.如权利要求11所述的半导体集成电路，其中多个MOS晶体管包括包含在半导体集成电路被分割的多个区域中并以相同方式逻辑运行的多个MOS晶体管。
14.一种半导体集成电路，包括包含多个MOS晶体管的作为控制目标的电路，其中多个MOS晶体管中的至少一个MOS晶体管的衬底电位将得到控制，并且多个MOS晶体管中的至少一个MOS晶体管的源电位将得到控制；用于衬底电位的控制信号生成电路，用来生成用于基于作为控制目标的电路的内部信号控制衬底电位的控制信号；用于源电位的控制信号生成电路，用来生成用于基于作为控制目标的电路的内部信号控制源电位的控制信号；衬底电位控制电路，用来基于用于衬底电位的控制信号控制作为控制目标的电路中的至少一个MOS晶体管的衬底电位；和源电位控制电路，用来基于用于源电位的控制信号控制作为控制目标的电路中的至少一个MOS晶体管的源电位。
15.如权利要求14所述的半导体集成电路，其中衬底电位控制电路基于控制信号从施加到衬底电位控制电路的至少两个电位中选择一个，并将所选择的电位施加到MOS晶体管的衬底。
16.如权利要求14所述的半导体集成电路，其中源电位控制电路基于控制信号从施加到源电位控制电路的至少两个电位中选择一个，并将所选择的电位施加到MOS晶体管的源极。
17.如权利要求14所述的半导体集成电路，其中至少一个MOS晶体管包括PMOS晶体管与NMOS晶体管，和衬底电位控制电路由用来控制PMOS晶体管的衬底电位的PMOS衬底电位控制电路和用来控制NMOS晶体管的衬底电位的NMOS衬底电位控制电路组成。
18.如权利要求14所述的半导体集成电路，其中至少一个MOS晶体管包括PMOS晶体管与NMOS晶体管，和源电位控制电路由用来控制PMOS晶体管的源电位的PMOS源电位控制电路和用来控制NMOS晶体管的源电位的NMOS源电位控制电路组成。
19.如权利要求14所述的半导体集成电路，其中衬底电位控制电路共同控制以同样方式逻辑运行并且物理上相邻的多个MOS晶体管的至少一个MOS晶体管的衬底电位；和源电位控制电路共同控制以同样方式逻辑运行并且物理上相邻的多个MOS晶体管的至少一个MOS晶体管的源电位。
20.如权利要求19所述的半导体集成电路，其中多个MOS晶体管包括包含在连接到时钟树的功能性元件中的MOS晶体管和包含在连接到时钟树的后级功能性元件中的MOS晶体管。
21.如权利要求19所述的半导体集成电路，其中多个MOS晶体管包括包含在半导体集成电路被分割的多个区域中并以相同方式逻辑运行的多个MOS晶体管。
全文摘要
根据本发明的半导体集成电路包括包含MOS晶体管的作为控制目标的电路，其中控制电位(至少衬底电位和源电位中的一个)将得到控制；用于基于作为控制目标的电路的内部信号对于控制电位产生控制信号的控制信号生成电路；以及用来基于控制信号控制MOS晶体管的控制电位(衬底电位/源电位)的控制电位控制电路。
文档编号H03K19/01GK1585271SQ20041007022
公开日2005年2月23日 申请日期2004年7月30日 优先权日2003年8月20日
发明者畑山薰, 炭田昌哉, 岸下景介, 沼道男 申请人:松下电器产业株式会社