存储器中开机顺序之参考电压检测器的制作方法

专利名称：存储器中开机顺序之参考电压检测器的制作方法
技术领域：
本发明系一般而言相关于一种用于电子电路操作之电路，并且，更特别地是相关于一种在一开机顺序期间用于检测所需之一参考电信号的电路。
背景技术：
在一存储器中，差动信号(differential signaling)系典型地被用于传输信号，而差动放大器则可被用于将不同的输入与一参考信号进行比较，以决定，举例而言，储存在一存储器组件中之一数据的数值，因此，在使用之前就能具有处于适当数值之参考电压信号是很重要的，若是该参考电压未能处于一适当的数值时，则对所述不同输入所进行之比较将会导致储存在存储元件中之数据的错误配置。
根据双倍数据速率同步动态随机存取存储器(double data-ratesynchronous dynamic random access memory，DDR SDRAM)之JointElectronic Devices Engineering Council(JEDEC)技术标准，除了一时钟激活(clock enable，CKE)以及主要的时钟信号(CLK，/CLK)之外，进入该DDR SDRAM中的输入皆不会被识别为有效，直到一参考电压信号(VREF)被施加之后为止，而这则是可以帮助确认该VREF系已经于该存储器中之操作开始之前获得适当数值的事实，该时钟激活，CKE，系可以于一开始具有一低的位准(典型地介于0.0v至0.6v之间)，并且，在该存储器开始操作之前，其系会过渡至一高的位准。将CKE维持在低位准系可以确保在VREF已经到达其适当数值之前，该存储器不会开始其正常操作，然而，却有可能在VREF达到其适当数值之前，将CKE带到一高位准。
然而，其系仍然有可能在VREF获得该适当数值之前即开始操作，举例而言，在VREF信号在线的脉冲干扰(glitch)系可能暂时地将VREF带至该适当数值，并且激活该存储器的操作，而既然VREF已经到达该适当数值(尽管只有一短暂的时间周期)，则CKE系可以过渡至一高位准，然而，到开始操作的时候，该脉冲干扰即已经消失，并且，VREF已不再处于该适当数值。
而一个用于解决此问题的已知方式则是牵涉到，一旦达到一所需的上电(power up)指令顺序时，一“CHIP完成(CHIP ready)”信号的产生，而此可以帮助确保的是，即使在VTREF以及CKE两者皆处于其特定的数值而使得该存储器可以开始操作的状况，直到该存储器接收到特定顺序之一系列指令为止，其都不会开始操作。同时，一第二已知方法则是使用一低电压CKE接收器，被设计来接收一“低”位准的一分开CKE接收器，该分开CKE接收器系可以帮助消除与产生错误数值检测之该脉冲干扰以及噪声相关的问题。
该第一种已知方法的缺点是，该“CHIP完成”信号系可能意外地于接收完可能与该上电顺序相符之一随机存取顺序之后产生。
而该第一种已知方法的第二个缺点则是，该“CHIP完成”信号系会干扰在该存储器中的电路，并且可能导致不需要的且非预期的状态。
再者，该第二种已知方法的缺点是，该DDR SDRAM系需要一快速的检测，并且，系没有考虑到会避免在CKE上之脉冲干扰及/或噪声之大多数种类的滤波操作。

发明内容
这些以及其它问题系一般而言会被解决或是被规避，以及技术优点系一般而言藉由本发明之较佳实施例而加以达成，而该较佳实施例系提供用于确保在一存储器之一开机顺序期间，一参考电压信号之适当检测。
依照本发明之一较佳实施例，一种电路系包括一锁存器(latch)，其系具有耦合至一参考电压信号输入的一输入，而该锁存器系包含用以于该输入上升至一特定位准时进行检测以及当该输入上升至该特定位准时确认一时钟激活信号的电路，以及一滤波器，其系具有耦合至该锁存器之一输出的一输入，以及耦合至该锁存器的一输出，而该滤波器系包含用以消除在其输入之来自一信号的瞬变过程(transients)。
依照本发明之另一较佳实施例，一种电路系包括一锁存器(latch)，其系具有耦合至一参考电压信号输入的一输入，而该锁存器系用于追踪该参考电压信号输入，以及一滤波器，其系具有耦合至该锁存器之一输出的一输入，而该滤波器系用于消除在其输入之来自一信号的瞬变过程(transients)。
根据本发明之一较佳实施例的一个优点是，在该存储器开始操作之前，该参考电压信号系被确保处于所需的位准，此系可以避免对储存在存储元件中之数据的错误检测。
根据本发明之一较佳实施例的更进一步优点是，在仍然符合坚守严格执行需求的同时，脉冲干扰以及噪声系可以进行滤波，此系确保与预期一固定位准之效能的电子装置的互用性(interoperability)。
上述已列出本发明相当广泛的特征以及技术优点，因此，接下来之本发明的详细叙述系将可以有更好的了解，本发明额外的特征以及优点将于之后加以叙述，而其系形成本发明之权利要求的主题。熟悉此技艺之人应该了解的是，所揭示之概念以及特别的实施例系可以毫无困难地加以利用，而作为以实现与本发明之目的相同之修饰或设计其它结构或程序的基础，熟悉此技艺之人亦应该了解的是，如此之等效解释并不脱离本发明于权利要求中所提出之精神以及范围。


为了更完整的了解本发明以及本发明的优点，接下来的叙述系关连于所附附图而做为参考，其中第1图其系显示一JESD79C符合存储器(compliant memory)之一开机顺序的时序图；第2图其系显示用于图例说明在一参考电压信号上之一脉冲干扰的一可能影响的时序图；第3图其系显示根据本发明之一较佳实施例的一参考电压检测单元的附图；第4图其系显示根据本发明之一较佳实施例的一参考电压检测单元的一详细附图；以及第5图其系显示根据本发明之一较佳实施例之一参考电压检测单元的操作时序图。
具体实施例方式
现在之较佳实施例的制造以及使用系于之后有详尽的讨论。然而，应该要注意的是，本发明系在于提供许多可融入于广泛变化之特殊范围中的可应用且具发明性的概念，所讨论之特殊实施例仅是用于举例说明制造以及使用本发明的特殊方法，并不会限制本发明之范围。
本发明系将相关于较佳实施例而于特殊的范围，亦即，一个使用JEDEC DDR SDRAM技术标准的存储器，中进行讨论。该JEDEC DDR SDRAM技术标准系刊载于标题为“JEDEC Standard-Double Data Rate(DDR)SDRAM Specification-JESD79C(Revision of JESD79B)”、且出版于2003年三月的文章之中，其在此系被包含为参考文献。然而，本发明系亦可被应用于在一开机顺序期间，一参考电压信号的正确检测对适当操作亦为重要的其它存储器以及集成电路之中。
现在，请参阅第1图做为参考，其系显示用于图例说明符合DDRSDRAM存储模块(“存储器”)之一JEDEC JESD79C技术标准的一开机顺序，而该JESD79C技术标准系详细载明一存储器在初始开机顺序期间所应该经历之事件的一特定顺序。在该开机顺序中的一第一步骤系牵涉到开启电压供给，举例而言，VDD以及VDDQ，一第一曲线105系显示电压供给VDD之行为，在被开启之前，该电压供给VDD系可以处于一未知状态，此系可以表示为一阴影区域，举例而言，阴影区域107，而一第二曲线110则是显示电压供给VDDQ的行为。
在该供给电压已经开启之后，该存储器系可以维持不活动，而给予该电压供给变得稳定、以及一参考电压信号，VREF，达到一所需数值的时间，一第三曲线115系显示该参考电压信号VREF的行为，在该参考电压信号VREF到达该所需数值之后，该存储器即可以进入在该开机顺序中的一第二步骤。
在该参考电压信号VREF变得清楚之后(显示于第1图中之一垂直虚线135)，在该存储器中的其它信号即可以被开启，例如，一时钟，而一第四以及第五曲线120以及125则图例说明用于该存储器之该时钟以及其反相，在该时钟以及其反相已经被开启之后，一段时间消逝、并且该时钟(以及其反相)变得稳定(显示为一第二垂直虚线140)，最后，在该参考电压信号VREF到达该所需数值、以及该电压供给已经变为稳定并且该时钟稳定后的一段时间之后，一时钟激活，CKE，系会变得有效，并且在该存储器中之操作系可以开始，而一第六曲线130则显示该时钟激活CKE的行为。在第1图中，该时钟激活CKE变得有效的时间系显示为一第三垂直虚线145，并且，该参考电压信号VREF变得清楚以及该时钟激活CKE变得有效之间的时间则强调为消逝的一段时间147。
根据该JESD79C技术叙述，该时钟激活CKE系直到该参考电压信号VREF变得清楚为止，皆被强迫为低位准，但不幸地是，当该参考电压信号VREF仍然为未清楚的时候，其系还是有可能错误地检测一为高位准的时钟激活CKE，此系可能发生于该参考电压信号VREF为低位准时、或者是在该VREF位准上之噪声或一脉冲干扰的结果，而在该参考电压信号VREF以及该时钟激活CKE皆为低位准(或是在相同位准)的情况中，一差动接收器系可产生一随机输出，作为另一个例子，一脉冲干扰系可能出现在该参考电压信号VREF线路之上，并且造成变清楚之该参考电压信号VREF的错误检测，而该脉冲干扰或是噪声的存在则系可能会暂时地将该参考电压信号VREF之信号位准提升至已经被指明为清楚的位准，而随着该参考电压信号VREF被错误地检测为变得清楚，则该时钟激活CKE即不再被强迫要维持在低位准，以及，该存储器即允许去完成其开机顺序并且开始操作。
现在请参阅第2图做为参考，其系显示在一存储器之一开机顺序期间，存在于一参考电压信号VREF线路上之一脉冲干扰(或是一些噪声)的一些可能影响的时序图。一第一曲线205系显示一电压供给，VDD，的行为，该电压供给系可被开启，并且接续地于第2图中之一垂直长虚线所表示的时间点变得稳定，而在该电压供给VDD变得稳定的时间点之前，该电压供给VDD之输出系会处于一未知的状态(显示为一阴影区域)，但需要注意的是，该电压供给VDD系可以为在该存储器中所使用之复数个电压供给之外的一个，并且，当以在第2图中所讨论之该电压供给做为参考时，参考系亦为在该存储器中之其它电压供给。随着该电压供给VDD变得稳定，一参考电压信号VREF(在第2图中显示为一第二曲线210)系可以开始上升。
根据技术的详细载明，一旦该参考电压信号VREF到达一特定的位准时，则该存储器系可以进入该开机程序的另一个阶段，此需求系为了确保，该存储器直到该参考电压信号VREF已经到达可以执行有关存储器储存位置之内容之正确决定的一位准为止，都不会开始操作，若是该参考电压信号VREF系位在不同于该特定位准的一位准时，则该存储储存位置的内容系可能会被错误地检测。
不幸地，在该参考电压信号VREF线路上之脉冲干扰及/或噪声系可能会在该参考电压信号尚未达到该特定位准时，即导出其已经达到该特定位准的一不正确结论，举例而言，(发生在一第一垂直点虚线217所指示之一时间点的)一脉冲干扰215系可能有足够的强度以及持续时间能够将检测硬件导向于，该参考电压信号VREF已经到达该特定位准的想法，而在该脉冲干扰215发生之后的一时间点(由一第二垂直点虚线219所标示者)，一时钟激活信号CKE(在第2图中显示为一第三曲线220)系会变得有效，并且，该存储器可以开始操作，但不幸地，该脉冲干扰215已经在该时钟激活信号CKE变得有效的时间点时停止，而任何与该参考电压信号VERF的比较系将会是与处于一不正确位准之参考电压信号间的比较。该参考电压信号VREF系会于一第二垂直虚线222所显示的时间点正确地到达一特定位准，并且，在一固定时间期间之后，该时钟激活信号CKE系会变得有效(在第2图中显示为一第四曲线235(CKE*)，以与显示为该第三曲线220的该不正确时钟激活信号进行区别)。
既然在该参考电压信号VREF上之脉冲干扰及/或噪声的存在系可能会导致该存储器在该参考电压信号VREF到达该特定位准之前即开始操作，并且因此而导致该存储器的不适当操作，所以，其系有必要确定的是，当该参考电压信号VREF被检测为已经到达该特定位准时，其何时会真正地到达该特定位准。
现在请参阅第3图以做为参考，其系显示图例说明根据本发明之一较佳实施例，用于一存储器中之一参考电压检测单元(RVDU)300的一高层角度附图(high-level view)。根据本发明之一较佳实施例，该RVDU 300系可以具有作为一输入的该参考电压信号VREF，以及作为一输出的一时钟激活信号CKE检测信号，其系可以提供至一时钟激活CKE检测器。该时钟激活信号CKE检测器系可以为当该时钟激活信号CKE变得有效时，用于检测的一接收器，因此，该存储器可以开始操作。
该RVDU 300系可以利用滤波，以帮助消除可能会出现在该参考电压信号VREF线路上之脉冲干扰及/或噪声的影响，根据本发明的一较佳实施例，该滤波系可以藉由一延迟时钟而加以执行，而该延迟块所给予的延迟则应该较在该参考电压信号VEF线路上之脉冲干扰及/或噪声的预期持续期间为长，但却不应该长到其可以负面地冲击该存储器之开机顺序的持续期间。较佳地是，该延迟系应该在三个(3)十亿分之一秒或轻微地较大的等级。
根据本发明的一较佳实施例，该RVDU 300系可以由一锁存器(latch)320以及一滤波器325所建立而成，较佳地是，在初始开机顺序期间，该锁存器320系被初始化至一低电压电位状态，而该锁存器320之输出系可以反射在该输入(该参考电压位准VREF)中的改变，再者，该滤波器325系具有一耦合至该锁存器320之该输出的一输入，以及可用于设定该锁存器320的一输出，而当该滤波器325之该输出上升至一高电压电位时，则该锁存器320系可以加以设定，以将该数值维持在其输入，直到该RVDU 300重设为止，因此，在该滤波器325所给予之用以帮助确保在该参考电压信号VREF中的该检测位准并不是由于一脉冲干扰或是噪声所造成的一延迟之后，在该参考电压信号VREF位准中的上升系可以被用于设定该锁存器320。
现在，请参阅第4图作为参考，其系显示用以图例说明根据本发明之一较佳实施例之一存储器的该RVDU 300的一详细附图。正如上述所讨论的，该RVDU300系可以被用于帮助消除由于脉冲干扰及/或噪声之存在所造成之其(在此例子中，系为该参考电压信号VREF)输入之该信号位准的错误检测，该输入(该参考电压信号VREF)系可以提供至一第一晶体管405之一栅极终端，较佳地是一NFET(N型场效晶体管)，而既然该第一晶体管405系为一NFET，所以，当有一低电压电位作为其栅极终端时，则该第一晶体管405系会作用的像一开放电路，而不会导通。
根据本发明之一较佳实施例，该RVDU 300系可以具有一第二输入，该第二输入系可以是该存储器的一开机信号，而当该存储器并未开启时，该开机信号系可以位于一低电压电位，并且，当该存储器已经开启时，该开机信号则位于一高电压电位，再者，该第二输入系可以被提供至一对晶体管(一第二晶体管410以及一第三晶体管415)的栅极终端，较佳地是，该第二晶体管410系为一PFET(P型场效晶体管)，而该第三晶体管415则为一NFET。根据本发明之一较佳实施例，该第二晶体管410之源极终端系可以被耦合至一电压源(在第4图中标示为VINT)，而在此同时，该第二晶体管410之漏极终端则可以被耦合至该第三晶体管415的漏极终端，再者，该第三晶体管415之源极终端系可以被耦合至该第一晶体管405的漏极终端，而该第一晶体管405之源极终端则可以被耦合至基板接地、或是可选择地耦合至一电流限制器(limiter)430，其中，该电流限制器430系可以被用于对可汲取的电流量进行限制，需要注意的是，该电流限制器430之存在(或是缺乏)并不会改变本发明之操作。
一第四晶体管(较佳地是一PFET晶体管)系可以被配置为与该第二晶体管410并联，其中，其源极终端系耦合至该电压源(标示为VINT)，并且，其漏极终端系耦合至该第三晶体管之该源极终端。根据本发明之一较佳实施例，该第四晶体管420之栅极终端系可以被耦合至一延迟块425的一输出，而具有一输入的一反相器435系可以具有耦合至该第三晶体管415之该源极终端的一输入以及可以提供至该时钟激活信号CKE检测信号的一输出，而该反相器435之该输出系亦可以提供至该延迟块425。正如先前所讨论的，该延迟块425系可以被用于提供对会造成该参考电压信号VREF之该错误检测之脉冲干扰及/或噪声的滤波(其系以该脉冲干扰及/或噪声具有一少于该延迟之持续期间为条件)，要注意的是，一滤波器系可以被用于取代该延迟块425。
该RVDU 300系可以如下而进行操作在一起始开机之前，该第二输入(标示为PWRON)系可以处于一低电压电位，而由于栅极终端处于一低电压电位，固此，该第二晶体管410系会关闭(导通)而同时，该第三晶体管415系会打开(未导通)，所以，在点“A”所取得之电压测量系可以是一高电压电位，其中，真实的数值系取决于VINT的数值，设定点“A”在一高电压电位系为该RVDU 300的一起始，而由于点“A”系位在一高电压电位，则该反相器435之该输出(以及该RVDU 300之该输出)系可以处于一低电压电位，然后，由于该时钟激活信号CKE信号(该RVDU 300之该输出)系初始地设定至一低电压电位，因此，该存储器并不会开始操作。
再者，由于该反相器435之该输出系处于一低电压电位，则该延迟块425(或是滤波器)之该输出系亦可以处于一低电压电位(在相等于该延迟块425之该延迟的一时间期间之后)，接着，由于该延迟块425之该输出(亦称之为点“B”)，则该第四晶体管系会关闭，并且，会在点“A”以及VINT之间提供一导通路径，然后，由于栅极终端系处于一高电压电位，因此该地按晶体管410系会打开，并且，该第三晶体管415系会关闭，而该关闭的第四晶体管420则系可以维持在点“A”的该高电压电位。
该RVDU 300系可保持在上述的状态，直到该RVDU300之第一输入(该参考电压信号VREF)开始改变为止，根据该技术载明，该参考电压信号VREF系开始于一低电压电位，并且会上升，直到其到达该特定位准为止，而当该参考电压信号VREF系处于一低电压电位的同时，该第一晶体管405则保持打开，并且，在VINT以及基板接地之间不会存在一电流路径，然后，当该参考电压信号VREF(到达该RVDU 300的该第一输入)上升时，该第一晶体管405系会变得更导通，而当参考电压信号VREF到达其特定数值时，则该第一晶体管405系会变得完全导通。
再者，由于该第一晶体管405之关闭所产生之自VINT至基板接地的一电流路径，则在点“A”之电压电位系可以下降，而当在点“A”之电压电位下降时，该RVDU 300之该输出系会上升(在点“B”之电压电位也一样，在该延迟块425所招致之该延迟之后)，因此，在该延迟块425所招致之该延迟系确保该参考电压信号VREF应该是由于一脉冲干扰或是噪声而上升至该特定位准，所以，该RVDU300并不会错误的报导该参考电压信号VREF已经到达该特定位准。
当在点“A”之该电压电位完全地下降并且在点“B”之该电压电位完全地上升时，该第四晶体管420会打开，而其系会造成在VINT以及基板接地之间的该电流路径发生作用，因此，在点“A”之该电压电位系可以结合至基板接地。根据本发明之一较佳实施例，该RVDU 300系可以是一一次电路(one-shot circuit)，表示，一旦该参考电压信号VREF到达其特定数值，并且该RVDU 300之该输出上升至一高电压电位时，则该RVDU 300即不再作用为用于该参考电压信号VREF的一脉冲干扰及/或噪声滤波器。而一旦该RVDU 300确认在其输出的该高电压电位，即表示，该参考电压位准已经达到该特定位准，则一时钟激活信号CKE检测器(未显示)可以被用于决定该时钟激活CKE之存在，以及允许该存储器开始操作。
现在，请参阅第5图作为参考，其系显示用于图例说明根据本发明之一较佳实施例，一存储器之该RVDU 300之操作的时序图。一第一曲线505系图例说明该RVDU 300之该第二输入的行为，标示为PWRON，一第二曲线510则图例说明该RVDU 300之该第一输入，该参考电压信号VREF，的行为，该第二曲线510系显示，在如一第一垂直虚线517所举例之一时间点处，系具有一脉冲干扰515存在于该参考电压信号VREF之中，而正如所示，该脉冲干扰515之强度系可能足够以造成该参考电压信号VREF已经到达其特定状态的该错误检测。
一第三曲线512系图例说明在点“A”之该电压电位，在该参考电压信号VREF中之该脉冲干扰515系可能会造成一相似的脉冲干扰存在于在点“A”之该电压电位之中，要注意的是，在点“A”之该电压电位系本质上为具有一微小传播延迟之该参考电压信号VREF之反相。一第四曲线525系图例说明该RVDU 300之该输出，其系可以被提供至一时钟激活信号CKE检测器，很清楚地是，在该第四曲线525之中，若是在该脉冲干扰515传播至该RVDU 300之该输出作为一脉冲干扰527(发生于一第二垂直虚线529所图例说明的时间)的时候，该脉冲干扰515系被错误地检测为到达该特定位准之该参考电压位准VREF时，则该参考电压位准系可能已经下降至低于该特定位准的一位准。一第五曲线530系图例说明在点“B”(系为该延迟单元425之该输出(第4图))之该电压电位，要注意的是，在该参考电压信号VREF中可以较该延迟组件425之该时间延迟为小的一脉冲干扰系无法被检测，因为在该信号到达点“B”之前，在点“A”之该电压电位系可以藉由该第四晶体管420(第4图)而加以重新储存，而由于该RVDU 300作为一一次电路之本性，如此之一脉冲干扰系以该输出不会永久地切换为高的方式而加以滤出。
虽然本发明以及其优点已经详细地加以叙述，但是应该要了解的是，各式的改变、替代以及变更系皆可以在此于不脱离本发明藉由所附权利要求所定义之精神以及范围的情形下加以完成。
再者，本发明的范围并非要被限制于说明书中所叙述之程序、机械、制造、内容构成、装置、方法以及步骤的特殊实施例，正如熟习此技艺之人可以由本发明之揭示而毫无困难地了解，与在此所叙述之相对应实施例实质上执行相同功能或达成实质上相同结果之现存地或将被发展出来的程序、机械、制造、内容构成、装置、方法以及步骤系皆可根据本发明而为可利用，据此，所附权利要求系意欲于包含在其范围内，例如程序、机械、制造、内容构成、装置、方法以及步骤。
权利要求
1.一种电路，其系包括一锁存器(latch)，其系具有耦合至一参考电压信号输入的一输入，而该锁存器系包含用以于该输入上升至一特定位准时进行检测以及当该输入上升至该特定位准时确认一时钟激活信号的电路；以及一滤波器，其系具有耦合至该锁存器之一输出的一输入，以及耦合至该锁存器的一输出，而该滤波器系包含用以消除在其输入之来自一信号的瞬变过程(transients)。
2.根据权利要求第1项所述之电路，其中该锁存器系包括一第一晶体管，其系具有耦合至一电压供给的一第一终端，以及耦合至一第二输入的一第二终端；一第二晶体管，其系与该第一晶体管并联配置，并具有耦合至该电压供给的一第一终端；一第三晶体管，其系具有耦合至该第一以及该第二晶体管的一第一终端，以及耦合至该第二输入的一第二终端；以及一第四晶体管，其系具有耦合至该第三晶体管的一第一终端，以及耦合至该第一输入的一第二终端。
3.根据权利要求第2项所述之电路，其中该第二输入系为一开机(power-on)信号线路。
4.根据权利要求第2项所述之电路，其中该第三晶体管系耦合至该第一以及该第二晶体管的第三终端。
5.根据权利要求第2项所述之电路，其中该第四晶体管之一第三终端系耦合至基板接地。
6.根据权利要求第2项所述之电路，其中该第四晶体管之一第三终端系耦合至一电流限制器(current limiter)。
7.根据权利要求第2项所述之电路，其中该第二晶体管之一第二终端系耦合至该滤波器之该输出。
8.根据权利要求第2项所述之电路，其中该锁存器系更进一步包括一反相器(inverter)，其系具有耦合至该第三晶体管之该第一终端的一输入，以及耦合至该滤波器之该输入的一输出。
9.根据权利要求第2项所述之电路，其中该第一终端系为源极终端，该第二终端系为栅极终端，以及该第三终端系为漏极终端。
10.根据权利要求第2项所述之电路，其中该第一以及该第二晶体管系为P型场效晶体管，以及该第三以及第四晶体管系为N型场效晶体管。
11.根据权利要求第1项所述之电路，其中该滤波器系为一存储器。
12.根据权利要求第1项所述之电路，其中该滤波器系为一延迟组件。
13.一种电路，其系包括一锁存器(latch)，其系具有耦合至一参考电压信号输入的一输入，而该锁存器系用于追踪该参考电压信号输入；以及一滤波器，其系具有耦合至该锁存器之一输出的一输入，而该滤波器系用于消除在其输入之来自一信号的瞬变过程(transients)。
14.根据权利要求第13项所述之电路，其中该锁存器系更进一步用于根据一控制信号而储存在其输入的一数值。
15.根据权利要求第14项所述之电路，其中该锁存器系会于该控制信号过渡至一高电压电位时，储存在其输入的该数值。
16.根据权利要求第15项所述之电路，其中该电路系为一一次电路(one-shot circuit)，其中该锁存器系会储存该数值。
17.根据权利要求第14项所述之电路，其中该控制信号系藉由该滤波器而加以产生。
18.根据权利要求第13项所述之电路，其中该滤波器系为一延迟组件。
19.根据权利要求第18项所述之电路，其中该滤波器之该延迟系较在到达该锁存器之该输入中之一脉冲干扰(glitch)的一预期持续期间为大。
20.根据权利要求第13项所述之电路，其中该电路系被用以在一开机顺序期间检测用于一存储器的一参考电压信号。
21.根据权利要求第20项所述之电路，其中该存储芯片系为双倍数据速率存储芯片。
22.根据权利要求第21项所述之电路，其中该存储芯片系为一JESD79C符合存储芯片(JESD79C compliant memory chip)。
全文摘要
用于检测一参考信号的系统以及方法。一较佳地实施例系包括一锁存器(例如锁存器320)以及一滤波器(例如滤波器325)，该锁存器系会追踪在其输入的一参考信号，并反射在其输出的参考信号，而滤波器系可以被耦合至该锁存器之输出，并且可以注入一延迟，以帮助消除脉冲干扰(glitches)以及噪声的影响，而当参考信号达到一特定数值时，来自该滤波器之一控制信号系造成该锁存器会储存该参考信号。藉由该滤波器所给予的一延迟则是可以确保，直到该参考信号到达该特定数值之后的一有限量时间为止，该锁存器并不会储存该参考信号。
文档编号H03K17/22GK1624806SQ200410074880
公开日2005年6月8日 申请日期2004年8月30日 优先权日2003年8月28日
发明者O·基尔, M·A·基里安, H·斯特雷夫 申请人:因芬尼昂技术股份公司