专利名称：数字延时锁相环器件、控制方法和控制程序的制作方法
技术领域：
本发明涉及能够对输入时钟信号提供延时以便均等地划分其时钟周期的数字DLL(延时锁相环)器件、数字DLL控制方法和数字DLL控制程序。
背景技术：
首先，作为DLL器件的示例，参考用于DDR(Double Data Rate，双数据速率)存储器、DDR2存储器等等的存储器接口。图5是示出了DDR存储器接口中DQS(读数据选通)信号和DQ(读数据)信号时序的一个示例的时序图。DQS信号具有时钟周期T。从DDR存储器传输至ASIC的DQS信号和DQ信号的相位在变化点互相对齐，且DQ信号以T/2的间隔变化。因此，对DQS信号提供T/4的延时是必要的以便DQ信号能准确地读取数据。从而，DLL(延时锁相环)器件被用来获得这样的延时以便以精确的方式均等地划分任意时钟周期T。
其次，参考已知DLL器件的配置。这里，将描述当假定时钟周期为T且时钟周期被均等划分的数目为N时的能够获得T/N倍数的延时的DLL器件。作为示例，将描述用于上述DDR存储器接口的划分数目N为4的DLL器件。
图6是示出了这样的已知DLL器件配置的一个示例的方框图。DLL器件具有四个串联的可变延时部件1a、1b、1c、1d，相位比较部件2和延时控制部件3。可变延时部件1a到1d分别输出T/4延时的第一输出时钟信号、2T/4延时的第二输出时钟信号、3T/4延时的第三输出时钟信号和4T/4延时的第四输出时钟信号。
下面将解释该已知DLL器件的操作。每个可变延时部件1a、1b、1c、1d具有约T/4的延时量，并且能够根据来自延时控制部件3的控制信号调整它们的延时量。相位比较部件2将从外部提供至第一可变延时部件1a的输入时钟信号的相位与从末尾可变延时部件1d输出的第四输出时钟信号的相位相比较，并产生结果输出到延时控制部件3作为相位差信息。延时控制部件3基于相位差信息确定每个可变延时部件1a、1b、1c、1d的延时量，并输出代表确定为所有可变延时部件1a、1b、1c、1d的延时量的控制信号，使得一次可以调整可变延时部件1a、1b、1c、1d的延时量。
通常，DLL器件有模拟和数字两种类型。在模拟DLL器件中，从延时控制部件3到可变延时部件1a、1b、1c、1d的控制信号是模拟量，因此可以无级地调整每个可变延时部件的延时量，但是由于控制信号中微小的或轻微的变化导致延时量的相应变化，因此延时量易受噪声影响。另一方面，在数字DLL器件中，可变延时部件1a、1b、1c、1d每个都由以可变方式互相串联的多个单位延时缓冲器组成，从而使得总的延时量由调整真实或有效地互连的单位延时缓冲器的级数来控制。从而，只能获得离散的延时量，但是控制信号是数字量，因而对噪声有很强的抵抗能力。因此，数字DLL器件通常用作用于存储器接口的DLL器件。
图7是示出了这样的已知数字DLL器件配置的一个示例的方框图。该数字DLL器件具有四个串联的可变延时部件11a、11b、11c、11d，相位比较部件12和延时控制部件13。每个可变延时部件11a、11b、11c、11d由多个单位延时缓冲器组成，所述多个单位延时缓冲器以这样的方式彼此串联使得被电气地或有效地彼此连接的单位延时缓冲器的级数由来自延时控制部件13的控制信号改变。在图7的可变延时部件11a、11b、11c、11d中，那些电气地或有效地彼此连接的单位延时缓冲器15由黑色方框表示，而那些没有电气地或有效地彼此连接的单位延时缓冲器15a由白色方框表示。
相位比较部件12输出+1、0和-1中的任一个作为相位差信息。具体地，当来自末尾可变延时部件11d的第四输出时钟信号的相位超前于被提供给第一可变延时部件11a的输入时钟信号的相位时，相位差信息被设为+1；当输入时钟信号的相位与第四输出时钟信号的相位互相重合时，相位差信息被设为0；并且当第四输出时钟信号的输出相位落后于输入时钟信号的相位时，相位差信息被设为-1。
延时控制部件13根据来自相位比较部件12的相位差信息确定每个可变延时部件11a、11b、11c、11d中单位延时缓冲器的级数，并将结果作为控制信号输出到所有的可变延时部件11a、11b、11c、11d。具体地，当相位差信息为+1时，对所有可变延时部件中的每一个，将单位延时缓冲器的级数增加1；当相位差信息为0时，对所有可变延时部件中的每一个，单位延时缓冲器的级数不变；当相位差信息为-1时，对所有可变延时部件中的每一个，将单位延时缓冲器的级数减1。
这里注意，在例如使用0.13μm CMOS工艺的情况下，实际的数字DLL器件中每个单位延时缓冲器的延时量大约为30-80ps(皮秒)，尽管这个值根据电源电压和操作温度的变化而变化。
这里注意，已知下面的专利文献与本发明有关。
日本专利申请早期公开No.H11-86545(第4页到第9页以及图1)日本专利申请早期公开No.H11-88153日本专利申请早期公开No.2003-133948日本专利申请早期公开No.2001-285266然而，在上述已知的数字DLL器件中，为了将时钟周期T划分为均等的部分，同一个控制信号被从延时控制部件13输出到所有的可变延时部件11a、11b、11c、11d。在如上述示例数字DLL器件获得T/4的倍数的延时的情况下，每个单位延时缓冲器延时量的四倍成为整个数字DLL器件调整量的单位。作为具体示例，考虑每个单位延时缓冲器的延时量为75ps的情况。在这种情况下，整个数字DLL器件延时量的调整量的最小单位成为300ps。
此外，假定这种情况下采用的数字DLL器件具有400Mbps的数据速率，即，整个数字DLL器件具有以时钟周期T形式表示的5000ps的目标延时量。此时，如果在整个数字DLL器件中使用的75ps单位延时缓冲器的数目为5000/75＝66.7，则将获得目标延时量T。
然而，现实中，整个数字DLL器件中单位延时缓冲器的级数总是可被4整除的自然数。因此，当在延时控制部件13开始控制操作后经过足够时间，整个数字DLL器件中单位延时缓冲器的级数在64和68之间迁移。此时，用于第一输出时钟信号的单位延时缓冲器的级数在64/4＝16和68/4＝17之间迁移，所以第一输出时钟信号的延时量在75ps×16＝1200ps和75ps×16＝1200ps之间迁移。将第一输出时钟信号的延时量与目标延时量T/4＝1250ps相比较，最大误差为50ps。另外，第四输出时钟信号的延时量在75ps×64＝4800ps和75ps×68＝5100ps之间迁移，因而最大误差为200ps。
发明内容
考虑到以上问题，公开了本发明以解决以上所涉及的问题，并且本发明的目标是提供能够在末尾的输出时钟信号中减少关于目标延时量误差的数字DLL器件、数字DLL控制方法和数字DLL控制程序。
为了解决以上问题，在本发明的一个方面，提供了一种数字DLL器件，所述数字DLL器件包括数字DLL器件，所述数字DLL器件对输入时钟信号提供延时以便将时钟周期T均等地划分为N份(N为整数)；N个可变延时部件，所述N个可变延时部件中每一个由彼此串联的任意数目的单位延时缓冲器组成；相位比较部件，所述相位比较部件将输入时钟信号的相位与输出信号的相位进行比较并输出比较结果，所述输出信号是输入信号在经过所有的可变延时部件后被延时的结果；以及延时控制部件，所述延时控制部件基于相位比较结果，计算所需要的单位延时缓冲器的总数，并将这样计算的单位延时缓冲器的总数分别分配到各个可变延时部件。
在本发明的另一个方面，提供了一种数字DLL器件，所述数字DLL器件包括数字DLL器件，所述数字DLL器件对输入时钟信号提供延时以便将时钟周期T均等地划分为N份(N为整数)；N个第一可变延时部件，所述N个第一可变延时部件中每一个由彼此串联的任意数目的单位延时缓冲器组成；N个第二可变延时部件，所述N个第二可变延时部件中每一个连接到第一可变延时部件的最后一级，所述第二可变延时部件中每一个由彼此串联的任意数目的单位延时缓冲器组成；相位比较部件，所述相位比较部件将输入时钟信号的相位与输出信号的相位进行比较并输出比较结果，所述输出信号是输入信号在经过所有的第一可变延时部件和第二可变延时部件后被延时的结果；以及延时控制部件，所述延时控制部件基于相位比较结果，计算所需要的单位延时缓冲器的总数S，将S被N除的商Q设为每个第一可变延时部件中单位延时缓冲器的数目，将S被N除的余数R设为第二可变延时部件中单位延时缓冲器的总数，并将R分别分配到第二可变延时部件。
优选地，在根据本发明的数字DLL器件中，当N是2的M阶幂时(M为整数)，延时控制部件以二进制数表示S，基于由S的低位M个比特表示的R控制第二可变延时部件，并基于由S的余下的高位比特表示的Q控制第一可变延时部件。
在本发明的另一个方面，提供了一种用于对输入时钟信号提供延时以便将时钟周期T均等地划分为N份(N为整数)的数字DLL控制方法，所述方法包括N个可变延时步骤，所述N个可变延时步骤中每一个由彼此串联的任意数目的单位延时缓冲组成；相位比较步骤，所述相位比较步骤将输入时钟信号的相位与输出信号的相位进行比较并输出比较结果，所述输出信号是输入信号在经过所有的可变延时步骤后被延时的结果；以及延时控制步骤，所述延时控制步骤基于相位比较结果，计算所需要的单位延时缓冲的总数，并将计算的单位延时缓冲的总数分别分配到各个可变延时步骤。
在本发明的另一个方面，提供了一种用于对输入时钟信号提供延时以便将时钟周期T均等地划分为N份(N为整数)的数字DLL控制方法，所述方法包括N个第一可变延时步骤，所述N个第一可变延时步骤中每一个由彼此串联的任意数目的单位延时缓冲组成；N个第二可变延时步骤，所述N个第二可变延时步骤中每一个连接到第一可变延时步骤的最后一级，所述第二可变延时步骤中每一个由彼此串联的任意数目的单位延时缓冲组成；相位比较步骤，所述相位比较步骤将输入时钟信号的相位与输出信号的相位进行比较并输出比较结果，所述输出信号是输入信号在经过所有的第一可变延时步骤和第二可变延时步骤后被延时的结果；以及延时控制步骤，所述延时控制步骤基于相位比较结果，计算所需要的单位延时缓冲的总数S，将S被N除的商Q设为每个第一可变延时步骤中单位延时缓冲的数目，将S被N除的余数R设为第二可变延时步骤中单位延时缓冲的总数，并将R分别分配到第二可变延时步骤。
在本发明的另一个方面，提供了一种用于使计算机执行用于对输入时钟信号提供延时以便将时钟周期T均等地划分为N份(N为整数)的数字DLL控制方法的数字DLL控制程序，所述数字DLL控制程序用来使计算机执行包括以下步骤的步骤N个可变延时步骤，所述N个可变延时步骤中每一个由彼此串联的任意数目的单位延时缓冲组成；相位比较步骤，所述相位比较步骤将输入时钟信号的相位与输出信号的相位进行比较并输出比较结果，所述输出信号是输入信号在经过所有的可变延时步骤后被延时的结果；以及延时控制步骤，所述延时控制步骤基于相位比较结果，计算所需要的单位延时缓冲的总数，并将这样计算的单位延时缓冲的总数分别分配到各个可变延时步骤。
在本发明的另一个方面，提供了一种用于使计算机执行用于对输入时钟信号提供延时以便将时钟周期T均等地划分为N份(N为整数)的数字DLL控制方法的数字DLL控制程序，所述数字DLL控制程序用来使计算机执行包括以下步骤的步骤N个第一可变延时步骤，所述N个第一可变延时步骤中每一个由彼此串联的任意数目的单位延时缓冲组成；N个第二可变延时步骤，所述N个第二可变延时步骤中每一个连接到第一可变延时步骤的最后一级，所述第二可变延时步骤中每一个由彼此串联的任意数目的单位延时缓冲组成；相位比较步骤，所述相位比较步骤将输入时钟信号的相位与输出信号的相位进行比较并输出比较结果，所述输出信号是输入信号在经过所有的第一可变延时步骤和第二可变延时步骤后被延时的结果；以及延时控制步骤，所述延时控制步骤基于相位比较结果，计算所需要的单位延时缓冲的总数S，将S被N除的商Q设为每个第一可变延时步骤中单位延时缓冲的数目，将S被N除的余数R设为第二可变延时步骤中单位延时缓冲的总数，并将R分别分配到第二可变延时步骤。这里注意，该程序可被存储在计算机可读介质中，所述计算机可读介质包括例如CD-ROM、软盘、DVD光盘、磁光盘、IC卡等等的便携式存储介质，或者在其中包含计算机程序的数据库，或另一计算机及其数据库，或者在通信线路上的传输介质。
根据本发明，通过使用简便的控制方法来提高数字DLL器件中延时量的精确性而仅带来电路尺寸有限的增大是可能的。
结合附图，从下面本发明优选实施例的具体实施方式
中，本发明以上和其他的目标、特征和优点对本领域的技术人员将更容易变得清楚。
图1是示出了根据本发明第一实施例的数字DLL器件配置的一个示例的方框图。
图2示出了用于将单位延时缓冲器的数目分配到第二可变延时部件的表的一个示例。
图3是示出了所产生的控制信号的一个示例的视图。
图4是示出了根据本发明第二实施例的数字DLL器件配置的一个示例的方框图。
图5是示出了DDR存储器接口中DQS信号和DQ信号的时序的一个示例的时序图。
图6是示出了已知的DLL器件配置的一个示例的方框图。
图7是示出了已知的数字DLL器件配置的一个示例的方框图。
具体实施例方式
在下文中，将参考附图详细描述本发明的优选实施例。在本发明的实施例中，与上述已知的数字DLL器件相类似，将参考能够获得T/N倍数延时的数字DLL器件，其中假定时钟周期为T且时钟周期被等分的数目为N。作为示例，在下面的描述中给定N为4。
实施例1首先，参考根据本发明第一实施例的数字DLL器件的构造。图1是示出了根据第一实施例的数字DLL器件的构造的一个示例的方框图。在图1中，与图7中相同的符号指代与图7中所示相同的或对应的部分，因此这里省略其解释。在该第一实施例中，提供了延时控制部件23来代替图7中的延时控制部件13。另外，提供了第一可变延时部件21a和第二可变延时部件22a来代替第一可变延时部件11a；提供了第一可变延时部件21b和第二可变延时部件22b来代替第一可变延时部件11b；提供了第一可变延时部件21c和第二可变延时部件22c来代替第一可变延时部件11c；并且提供了第一可变延时部件21d和第二可变延时部件22d来代替第一可变延时部件11d。
第一可变延时部件21a、21b、21c、21d和第二可变延时部件22a、22b、22c、22d每个由至少一个单位延时缓冲器组成，并且如果每个可变延时部件有两个或更多个单位延时缓冲器，则它们以这样的方式互相串联，使得彼此电气地连接的单位延时缓冲器的级数根据来自延时控制部件23的控制信号改变。在图1的第一可变延时部件21a、21b、21c、21d和第二可变延时部件22a、22b、22c、22d中，那些电气地彼此连接的单位延时缓冲器15由黑色方框表示，而那些没有电气地彼此连接的单位延时缓冲器由白色方框表示。
下面将描述根据本实施例的数字DLL器件的操作。延时控制部件23根据来自相位比较部件12的相位差信息，通过将相位差值与整个数字DLL器件的单位延时缓冲器的当前级数的总和S相加来确定新的总和S。换句话说，当相位差信息或值为+1时，S加1；当相位差信息或值为0时，S不变；当相位差信息或值为-1时，S减1。
然后，延时控制部件23根据S确定每个第一可变延时部件的单位延时缓冲器的级数Q和第二可变延时部件的单位延时缓冲器的级数总和R，其中，Q是S被N除的商，而R是S被N除的余数，即，S＝Q×N+R。
然后，通过参考将在后面描述的表，延时控制部件23将单位延时缓冲器的级数分别分配到第二可变延时部件22a、22b、22c、22d，分配的方式使得单位延时缓冲器的级数总和为R。图2示出了用于将单位延时缓冲器的数目分别分配到第二可变延时部件的该表的一个示例。在这个示例中，单位延时缓冲器的级数E1、E2、E3、E4被根据R分别分配到第二可变延时部件22a、22b、22c、22d，即，以下式进行分配E1+E2+E3+E4＝R。
随后，延时控制部件23将单位延时缓冲器的级数Q作为控制信号输出到所有的第一可变延时部件21a、21b、21c、21d，还将单位延时缓冲器的级数E1、E2、E3、E4作为控制信号分别输出到第二可变延时部件22a、22b、22c、22d。第一可变延时部件21a、21b、21c、21d和第二可变延时部件22a、22b、22c、22d根据控制信号分别动作来改变它们的单位延时缓冲器的级数。
其次，将在下面描述延时量的具体示例。这里，考虑整个数字DLL器件的目标延时量T为5000ps，且每个单位延时缓冲器的延时量为75ps的情况，如上述已知的数字DLL器件的示例。
在这种情况下，如果在整个数字DLL器件中使用的75ps单位延时缓冲器的数目为5000/75＝66.7，则将获得目标延时量T。在该第一实施例中，可以以一个缓冲器的单位控制整个数字DLL器件中单位延时缓冲器的级数S。作为结果，当在延时控制部件23开始控制后经过足够时间，S将在66(16×4+2)和67(16×4+3)之间迁移。此时，第一可变延时部件其中之一的单位延时缓冲器的级数Q与第二可变延时部件中单位延时缓冲器的级数总和R的和在18{即，Q＝16和R＝2(E1＝1，E2＝0，E3＝1，E4＝0)}和19{即，Q＝16和R＝3(E1＝1，E2＝1，E3＝1，E4＝0)}之间迁移。然而，用于第一输出时钟信号的单位延时缓冲器的级数以这样的方式变得稳定，所述方式使得对于第一可变延时部件21a Q为16，对于第二可变延时部件22a E1为1。因此，第一输出时钟信号的延时量稳定地成为75ps×(16+1)＝1275ps。将第一输出时钟信号的延时量与目标延时量T/4＝1250ps相比较，误差被稳定地抑制在25ps。另外，第四输出时钟信号的延时量在75ps×66＝4950ps和75ps×67＝5025ps之间迁移，因而误差最大为50ps。
现在，将详细参考控制信号的产生。具体地，将对M为整数，N为2的M阶幂的情况进行描述。当S的值由二进制数表示时，低位的M比特代表R，且通过使用这个值R并参考表来控制第二可变延时部件22a、22b、22c、22d。余下的高位比特代表Q，通过使用Q来控制第一可变延时部件21a、21b、21c、21d。
当N＝4时，M为2，因此低位的两个比特代表R而余下的高位比特代表Q。图3是示出了产生控制信号的一个示例的视图。图3示出了S＝66的情况，其中，R表示二进制数的10，也表示十进制数的2。另外，Q表示二进制数的10000，也表示十进制数的16。因此，每个第一可变延时部件21a、21b、21c、21d中单位延时缓冲器的级数Q为16，而第二可变延时部件22a、22b、22c、22d中单位延时缓冲器的级数根据图2的表成为如下值E1＝1，E2＝0，E3＝1，E4＝0。
实施例2本发明的第二实施例只具有可变延时部件31a、31b、31c、31d，所述可变延时部件31a、31b、31c、31d可以如上述第一实施例中第二可变延时部件22a、22b、22c、22d那样，控制独立单位缓冲器的级数。
首先，参考根据本发明第二实施例的数字DLL器件的构造。图4是示出了根据第二实施例的数字DLL器件的构造的一个示例的方框图。在图4中，与图7中相同的符号指代与图7中所示相同的或对应的部分，因此这里省略其解释。在该第二实施例中，提供了延时控制部件33来代替图7中的延时控制部件13。另外，提供了可变延时部件31a来代替第一可变延时部件11a；提供了可变延时部件31b来代替第一可变延时部件11b；提供了可变延时部件31c来代替第一可变延时部件11c；并且提供了可变延时部件31d来代替第一可变延时部件11d。
可变延时部件31a、31b、31c、31d每个由多个单位延时缓冲器组成，所述多个单位延时缓冲器以这样的方式互相串联，使得这些可变延时部件中彼此电气地连接的单位延时缓冲器的级数分别根据来自延时控制部件33的相应控制信号改变。在图4的可变延时部件31a、31b、31c、31d中，那些电气地或有效地彼此连接的单位延时缓冲器15由黑色方框表示，而那些没有电气地或有效地彼此连接的单位延时缓冲器15a由白色方框表示。
下面将描述根据该第二实施例的数字DLL器件的操作。延时控制部件33根据来自相位比较部件12的相位差信息，通过将相位差值与整个数字DLL器件的单位延时缓冲器的当前级数的总和S相加来确定新的总和S。
然后，通过参考表，延时控制部件33根据S将单位延时缓冲器的级数F1、F2、F3、F4分别分配到可变延时部件31a、31b、31c、31d，分配的方式使得单位延时缓冲器的级数总和为S，即，F1+F2+F3十F4＝S。其后，延时控制部件33将单位延时缓冲器的级数F1、F2、F3、F4作为控制信号分别输出到可变延时部件31a、31b、31c、31d。可变延时部件31a、31b、31c、31d根据来自延时控制部件33的控制信号来改变彼此电气地连接的单位延时缓冲器的级数。
其次，将在下面描述延时量的具体示例。这里，考虑整个数字DLL器件的目标延时量T为5000ps，且每个单位延时缓冲器的延时量为75ps的情况，如上述第一实施例中的具体示例。在该第二实施例中，可以以一个缓冲器的单位控制整个数字DLL器件中单位延时缓冲器的级数S。作为结果，当在延时控制部件33开始控制后经过足够时间，S将在66和67之间迁移。此时，用于来自初始或第一可变延时部件31a的第一输出时钟信号的单位延时缓冲器的级数稳定地成为17。因此，第一输出时钟信号的延时量稳定地成为75ps×17＝1275ps，如第一实施例中的那样。将第一输出时钟信号的延时量与目标延时量T/4＝1250ps相比较，误差被稳定地抑制在25ps。另外，末尾或第四输出时钟信号的延时量在75ps×66＝4950ps和75ps×67＝5025ps之间迁移，因而误差最大为50ps。
以上详细描述的本发明可以由硬件单独构造，或者由计算机和软件的组合构造。在后一种情况下，使计算机执行本发明的数字DLL方法的程序提供了本发明的数字DLL控制程序。
尽管已经根据优选实施例描述了本发明，但是那些本领域的技术人员将认识到，可以在所附权利要求的精神和范围内对本发明的实现进行修改。
权利要求
1.一种数字延时锁相环器件，包括数字延时锁相环器件，所述数字延时锁相环器件对输入时钟信号提供延时以便将时钟周期T均等地划分为N份，其中N为整数；N个可变延时部件，所述N个可变延时部件中每一个由彼此串联的任意数目的单位延时缓冲器组成；相位比较部件，所述相位比较部件将所述输入时钟信号的相位与输出信号的相位进行比较并输出所述比较的结果，所述输出信号是所述输入信号在经过所有的所述可变延时部件后被延时的结果；以及延时控制部件，所述延时控制部件基于所述相位比较结果，计算所需要的单位延时缓冲器的总数，并将这样计算的所述单位延时缓冲器的总数分别分配到所述各个可变延时部件。
2.一种数字延时锁相环器件，包括数字延时锁相环器件，所述数字延时锁相环器件对输入时钟信号提供延时以便将时钟周期T均等地划分为N份，其中N为整数；N个第一可变延时部件，所述N个第一可变延时部件中每一个由彼此串联的任意数目的单位延时缓冲器组成；N个第二可变延时部件，所述N个第二可变延时部件中每一个连接到所述第一可变延时部件的最后一级，所述第二可变延时部件中每一个由彼此串联的任意数目的单位延时缓冲器组成；相位比较部件，所述相位比较部件将所述输入时钟信号的相位与输出信号的相位进行比较并输出所述比较的结果，所述输出信号是所述输入信号在经过所有的所述第一可变延时部件和第二可变延时部件后被延时的结果；以及延时控制部件，所述延时控制部件基于所述相位比较结果，计算所需要的单位延时缓冲器的总数S，将S被N除的商Q设为每个所述第一可变延时部件中单位延时缓冲器的数目，将S被N除的余数R设为所述第二可变延时部件中单位延时缓冲器的总数，并将R分别分配到所述第二可变延时部件。
3.如权利要求2所述的数字延时锁相环器件，其中，当N是2的M阶幂时，其中M为整数，所述延时控制部件以二进制数表示S，基于由S的低位M个比特表示的R控制所述第二可变延时部件，并基于由S的余下的高位比特表示的Q控制所述第一可变延时部件。
4.一种用于对输入时钟信号提供延时以便将时钟周期T均等地划分为N份的数字延时锁相环控制方法，其中N为整数所述方法包括N个可变延时步骤，所述N个可变延时步骤中每一个由彼此串联的任意数目的单位延时缓冲组成；相位比较步骤，所述相位比较步骤将所述输入时钟信号的相位与输出信号的相位进行比较并输出所述比较的结果，所述输出信号是所述输入信号在经过所有的所述可变延时步骤后被延时的结果；以及延时控制步骤，所述延时控制步骤基于所述相位比较结果，计算所需要的单位延时缓冲的总数，并将计算的所述单位延时缓冲的总数分别分配到所述各个可变延时步骤。
5.一种用于对输入时钟信号提供延时以便将时钟周期T均等地划分为N份的数字延时锁相环控制方法，其中N为整数所述方法包括N个第一可变延时步骤，所述N个第一可变延时步骤中每一个由彼此串联的任意数目的单位延时缓冲组成；N个第二可变延时步骤，所述N个第二可变延时步骤中每一个连接到所述第一可变延时步骤的最后一级，所述第二可变延时步骤中每一个由彼此串联的任意数目的单位延时缓冲组成；相位比较步骤，所述相位比较步骤将所述输入时钟信号的相位与输出信号的相位进行比较并输出所述比较的结果，所述输出信号是所述输入信号在经过所有的所述第一可变延时步骤和第二可变延时步骤后被延时的结果；以及延时控制步骤，所述延时控制步骤基于所述相位比较结果，计算所需要的单位延时缓冲的总数S，将S被N除的商Q设为每个所述第一可变延时步骤中单位延时缓冲的数目，将S被N除的余数R设为所述第二可变延时步骤中单位延时缓冲的总数，并将R分别分配到所述第二可变延时步骤。
6.一种用于使计算机执行用于对输入时钟信号提供延时以便将时钟周期T均等地划分为N份的数字延时锁相环控制方法的数字延时锁相环控制程序，其中N为整数，所述数字延时锁相环控制程序用来使所述计算机执行以下步骤，所述步骤包括N个可变延时步骤，所述N个可变延时步骤中每一个由彼此串联的任意数目的单位延时缓冲组成；相位比较步骤，所述相位比较步骤将所述输入时钟信号的相位与输出信号的相位进行比较并输出所述比较的结果，所述输出信号是所述输入信号在经过所有的所述可变延时步骤后被延时的结果；以及延时控制步骤，所述延时控制步骤基于所述相位比较结果，计算所需要的单位延时缓冲的总数，并将计算的所述单位延时缓冲的总数分别分配到所述各个可变延时步骤。
7.一种用于使计算机执行用于对输入时钟信号提供延时以便将时钟周期T均等地划分为N份的数字延时锁相环控制方法的数字延时锁相环控制程序，其中N为整数，所述数字延时锁相环控制程序用来使所述计算机执行以下步骤，所述步骤包括N个第一可变延时步骤，所述N个第一可变延时步骤中每一个由彼此串联的任意数目的单位延时缓冲组成；N个第二可变延时步骤，所述N个第二可变延时步骤中每一个连接到所述第一可变延时步骤的最后一级，所述第二可变延时步骤中每一个由彼此串联的任意数目的单位延时缓冲组成；相位比较步骤，所述相位比较步骤将所述输入时钟信号的相位与输出信号的相位进行比较并输出所述比较的结果，所述输出信号是所述输入信号在经过所有的所述第一可变延时步骤和第二可变延时步骤后被延时的结果；以及延时控制步骤，所述延时控制步骤基于所述相位比较结果，计算所需要的单位延时缓冲的总数S，将S被N除的商Q设为每个所述第一可变延时步骤中单位延时缓冲的数目，将S被N除的余数R设为所述第二可变延时步骤中单位延时缓冲的总数，并将R分别分配到所述第二可变延时步骤。
全文摘要
本发明提供了一种可以减少关于目标延时量的误差的数字DLL器件。该器件对输入时钟信号提供延时以便将其时钟周期T均等地划分为N份，且包括第一可变延时部件和第二可变延时部件，所述第一可变延时部件和第二可变延时部件中每一个由彼此串联的任意数目的单位延时缓冲器组成。相位比较部件将输入时钟信号的相位与输出信号的相位进行比较并输出比较的结果，所述输出信号是输入信号在经过所有的第一可变延时部件和第二可变延时部件后被延时的结果。延时控制部件基于相位比较结果，计算所需要的单位延时缓冲器的总数S，将S被N除的商Q设为每个第一可变延时部件中单位延时缓冲器的数目，并将S被N除的余数R分别分配到第二可变延时部件。
文档编号H03L7/00GK1677863SQ20041010140
公开日2005年10月5日 申请日期2004年12月15日 优先权日2004年3月29日
发明者德广宣幸 申请人:富士通株式会社