专利名称：容许断电和过电压的总线保持电路的制作方法
技术领域：
本发明涉及总线驱动电路，更确切地说，涉及当输入信号源表现为高阻抗状态时，保持输出逻辑状态的总线保持电路；更确切地说，涉及容许过电压的CMOS总线保持电路，断电时它不会产生泄漏通路，并且节省DC功率和组件。
背景技术：
传统的总线保持电路锁存来自输入电路的数据，同时提供输入电路上的高阻抗负载。更老的总线保持电路既不容许断电也不容许过电压，在这种情况下会出现故障或不可接受的状况。例如当+5伏逻辑系统连接+3.3伏系统时，或瞬间切断时，将出现过电压现象出现输入信号过冲。当系统的某部分断电时，比如为了维护或保存电池寿命，会发生断电现象。发生这种情况时，泄漏电流会对输入信号产生不可接受的负载。本发明解决了这些局限性。
图1A展示了现有技术电路的一种局限性。电路反相器的输出经由反相器连接回PMOS和NMOS，以锁存从而保存输入数据。不过检验发现，当输入信号是+5V逻辑电平驱动，而Vcc却是+3.3V(或+1.8V)时，存在着漏极到N阱二极管的泄漏通路，如D1所示。如果输入电压超过了Vcc，将会从输入信号连接点抽取有害的电流，锁存电路可能出现故障。图1B以PMOS器件剖面图显示了N阱到源的泄漏通路，D1表示泄漏二极管。
其他人已经论及了现有技术总线保持电路的某些缺点。授予Nguyen等人的5,828,233号美国专利(Nguyen)介绍的电路既容许断电也容许过电压。Nguyen采用无源组件和两个阳极至阴极并联排列的与二极管连接的NMOS晶体管N3和N4。这些与二极管连接的NMOS晶体管，每个都显示约0.6V的压降，必须克服它电路才会响应。由于这些二极管是并联的，因此约有1.2V的区域(从一个二极管导通到另一个二极管导通)，此间电路运行不确定、二义且非对称。这1.2V的区域不可接受。此处定义了非对称，以表明在不同的输入驱动信号下，总线保持电路的运行显示明显不同的延迟/驱动/噪声级别参数。
授予Hintcrscher的6,097,229号美国专利(Hinterscher)介绍的电路容许断电，但是不容许加电，也不容许过电压。
授予Morrill并与本申请人共同拥有的6,150,845号美国专利(Morrill)介绍的总线保持电路既容许断电、过电压，又防止了从输入/输出管脚泄漏。但是为了感知过电压发生，所述电路却令人遗憾地包含许多器件并消耗DC电源。
在此引用Nguyen、Hinterscher和Morrill的每项专利作为参考。
本发明的目的是提供总线保持电路，用于计算机、通信、接口以及一般地说任何实际的数字系统，其中需要对称的运行，并且这种数字系统展示了容许断电和过电压；节省器件以及实际上没有DC功耗。
发明内容
考虑到前述的背景技术讨论，本发明提供了从Vcc供电的总线保持电路，它解决了现有技术的限限性。
本发明提供了一种CMOS反相器，具有锁存反馈反相器，包括第一PMOS器件，选择性地对第二反相器供电。这个第一PMOS器件的N阱连接到伪电源干线或记为prail。仲裁电路将更高的正输入电压即Vcc连接到prail。这种布局防止了在Vin超过Vcc时这个第一PMOS器件的漏极到N阱结变为正向偏置。
当Vin的电位高于Vcc时，比较器电路提供Vin的控制信号。当Vcc更高时，比较器电路断开控制信号，允许其浮动。当Vin低时，第二PMOS开关把控制信号拉低。
总线保持电路中PMOS器件的N阱连接到由仲裁电路提供的prail，以使得当Vin超过Vcc时，所有的PMOS器件都不会形成泄漏通路。
比较器电路、第一PMOS器件以及第二PMOS开关与整个总线保持电路共同作用，将Vcc和Vin之间的不确定窗口缩小至大约100毫伏。
本领域的技术人员将认同，虽然以下详细介绍的过程中参考了实施例、附图以及使用方法，但是不表示本发明仅限于这些实施例和使用方法。相反，本发明具有广泛的范围，仅由附带的权利要求书中阐述所定义。
附图简要说明本发明的以下介绍参考了若干附图，其中图1A是现有技术总线保持电路的电路框图；图1B是PMOS的简化剖面，显示了泄漏二极管；图2是本发明实施例的框图；图3是图2的更详细原理图；图4和5是输入电流与电压的关系曲线，对比了现有技术和本发明；图6是输入电流与电压的关系曲线，对比了现有技术的Nguyen电路和本发明。
具体实施例方式
图2以框图形式展示了本发明的方法。在这个电路中，向总线保持电路的电源部分布置了单独的电源连接线路，称为prail，根据以下讨论的prail仲裁电路20的判断，提供Vin和Vcc中较高者。在这幅框图中，P3把Vcc连接到由N2和P2组成的锁存反相器。当Vin超过Vcc时，P3关断，防止泄漏电流从Vin向Vcc流动，正如对图1A的描述。注意，所述prail仅仅向PMOS晶体管的N阱供电，当Vin高于Vcc时，它消除了从Vin到Vcc的泄漏通路。
对图2，检验三种条件
第一，当Vin处于逻辑低时的“正常”状况。在这种状况下Vcc通过仲裁电路20出现在prail上；P4导通，驱动P3的栅极低，使其导通。Vcc通过P2的源极向包括P2和N2的反馈反相器供电。在这种状况下，比较器24关断，OUT信号“浮动”或者说关于比较器电路未驱动(如以下讨论)。反相器28的输出——Vout 26为高，N2导通，通过R1将Vin锁存为低。在电路源Vin表现为高阻抗条件的情况下，这种锁存把数据保留在总线保持电路中。如果Vin走高，但是仍然低于Vcc和PMOS阈值，反相器输出26走低，使P2导通，N2关断。Vcc通过P3显现在P2的漏极上，并通过R0和R1把电路锁存为高。如果输入进入是高阻态，再次保留了锁存信息。
第二，考虑Vin现在上升，直到Vin约等于但是不超过Vcc。Prail保持在Vcc，比较器保持关断，P4关断，但是P3保持导通。P3保持导通是因为其栅极由P4保持为低，OUT信号22保持高阻抗，所以不向P3的栅极电容提供电荷。P3的栅极保持为低，维持P3导通，Vcc仍然向反馈反相器供电。
第三，考虑Vin升高至超过了Vcc。在这种条件下，Vin通过prail仲裁电路20显现在prail上。比较器现在导通，驱动OUT信号至Vin。Vin显现在P3的栅极，使P3关断，断开P2的源极与Vcc的连接。但是，与图1中展示的泄漏通路相比，重要的是PMOS晶体管的N阱维持在Vin电平，使得N阱到源极的结没有正向偏置。在这种条件下，将不存在泄漏通路。如果Vcc变为0伏，当Vin信号(大于0伏)出现时，将不存在泄漏通路。
图3是比图2更详细的电路原理图。P8和P9组成的仲裁电路20驱动prail。N1和P1形成反相器28，P2和N2形成反馈即锁存反相器，通过R0和R1驱动Vin。注意，正常运行不需要R0和R1，但是已经发现R0和R1的作用使得总线保持缓冲区的运行更对称。更详细地显示了比较器电路。在以上刚刚提及的第一个条件下，当Vin是逻辑低(低于Vcc)时，比较器电路24关断，OUT信号未被比较器驱动(高阻抗)。在这种条件下，Vout为高并通过反相器P2/N2使Vin保持为低。
在上述第二个条件下，当Vin升高至约等于但是不超过Vcc时，比较器保持关断，OUT未被驱动。Vout信号为低，使P2导通。P3的栅极保持为低，并且通过R1、R0、P2和P3将Vin拉高至Vcc。
仍然参考图3，在上述第三个条件下，Vin高于Vcc，比较器描述为导通，P6的漏极和P3的栅极处于Vin。这里P6和P7都导通，并将通过Vin吸引一些小电流，以将P6的漏极电容充电至Vin。P4关断，因为其栅极和源极都为Vin，P3关断，因为其栅极为Vin且其源极为更低的电压Vcc。Vout通过N1走低，使P2导通。因为Vin高于Vcc，prail为Vin且P3的N阱为Vin，所以P2的N阱二极管不导通。在这种情况下，P3的漏极将通过R1和R0驱动至Vin。
在prail仲裁电路20中，P8和P9以交叉耦合的方式，在一个的栅极和另一个的源极上具有公共信号。注意，每个PMOS的N阱都连接至漏极。这将通过任一PMOS的源极至N阱二极管，使漏极电压保持在比更高的源极电压至多降低了二极管的压降。但是如果Vcc和Vin都低于有关PMOS、P8或P9的阈值，更高的Vcc或Vin将呈现在prail处而没有二极管的压降。值得注意的是不存在从prail吸引DC电流的组件。因此，如果通过P9，prail为Vcc，再通过升高Vin关断P9，prail保持为Vcc。同样，如果通过P8，prail为Vin，它也将保留在此。
仍然参考图3，比较器电路24包括PMOS P5、P6、P7以及NMOSN3和N4。如果在以上的第一个和第二个条件下，比较器描述为关断。在第一个条件下，P4为导通，使P6的漏极保持为低，并且在P4关断后，P6的漏极也保持如此。在第二个条件下，考虑Vcc和Vin约相等。这里P5、P6和P7的漏极到源极都是有效开路，如同N4和N5。这与Morrill的电路不同，该发明的比较器总是吸引DC电流。Morrill的M14总是导通，如同M12，并提供了独立的电源V1。在Vin和Vcc彼此接近的条件下，仲裁电路和比较电路起作用，将不确定性窗口缩小至约100毫伏。在与Nguyen的发明同等条件下，存在的不确定性显著小于1.2伏。注意，此100毫伏范围不妨碍总线保持电路自身的正常运行，并且一旦Vin/Vcc差别超过了此100毫伏，较高的一个将主宰电路中的电压电平。
在Vin超过Vcc的任何条件下，例如假若失去了Vcc的供电，Vin将通过P8呈现在prail处，比较器导通，Vin将通过P7和P6呈现在OUT终端。在这种条件下，Vin通过prail连接所有PMOS晶体管(反相器P1PMOS除外，该处不需要它)的N阱，从而防止了这些PMOS晶体管的N阱至源极提供从Vin到Vcc的泄漏通路。
图4分别对比了图1中电路的Iin/Vin轨迹42和图3中电路的轨迹44，Vcc设定为+3.0V。注意，如果Vin超过Vcc 40，由于以上讨论的泄漏通路，图1中电路的Iin 42继续上升，而图3中本发明电路的Iin 44却基本保持在0.00A。
图5对比了Vcc为0.0V时相同电路的Iin和Vin。注意，当Vin超过约0.5伏的MOS阈值时，图1中电路(再次通过以上讨论的泄漏通路)吸引电流52，而图3的电路却根本不吸引54。
图6对比了Vcc为+1.8V时Nguyen电路的Iin和Vin 60和本发明电路的Iin和Vin 62。Nguyen电路没有表现出图1中电路的泄漏通路。不过，当Vin接近Vcc在相差约0.5V之内时，Iin 60接近零64。这就是由于以上讨论的二极管，Nguyen电路失去了其驱动，并表现出不可接受的非对称输入/输出行为的区域。本发明的电路根本没有显示出这种特征，在Vin超过了Vcc处66都运行正常。同时注意，与Nguyen电路的非对称性相比，本发明电路在跨越Vin从0伏至1.8伏的曲线62具有的对称性。
应当理解，以上介绍的实施例只是本文展示的实例，其许多变化和替代都是可能的。所以，本发明应当以广义看待，仅如后文附带的权利要求书中定义。
权利要求
1.一种定义输入和输出的CMOS总线保持电路，所述总线保持电路从正电源干线Vcc供电，所述总线保持电路包括第一反相器，在输入端接收输入信号Vin并在输出端提供其反相信号；仲裁电路，布置为选择性地将Vin和Vcc中正电位更高者连接到伪电源干线即prail；第二反相器，接收所述输出并将其反相信号返回提供到所述输入端，从而锁存或保持Vin的逻辑状态，所述第二反相器定义电源连接；PMOS晶体管，布置为当导通时，把所述电源连接线路连接到Vcc，当关断时，把所述第二反相器从Vcc断开，从而允许所述电源连接线路浮动，并将所述PMOS的N阱连接到所述prail，从而防止了所述PMOS漏极至N阱正向偏置；比较器电路，布置为接收和对比Vin与Vcc，当所述Vin高于Vcc时，提供等于Vin的控制信号，而当Vcc高于Vin时，断开所述控制信号，允许其浮动；以及开关，当Vin为逻辑低时，导通并把所述控制信号拉低，当Vin不是逻辑低时，所述开关关断；其中，所述总线保持电路不吸引DC电流，并且当Vin比Vcc高时，不从Vin吸引泄漏电流。
2.根据权利要求1的总线保持电路，其中，所述仲裁电路包括两个PMOS晶体管，它们的漏极和N阱连接在一起。
3.根据权利要求1的总线保持电路，其中，所述开关是PMOS晶体管，其栅极连接到Vin并且其源极连接到所述控制信号。
4.根据权利要求1的总线保持电路，其中，所述比较器包括第一PMOS，其源极连接到Vin并且其栅极连接到Vcc；第二PMOS，其源极连接到所述第一PMOS的漏极，其栅极连接到Vcc，并且其漏极连接到所述控制信号；第三PMOS，其源极连接到所述第二PMOS的源极，并且其栅极连接到Vin；其中，所述第一、第二和第三PMOS晶体管的N阱都连接到所述prail；第一NMOS，其漏极连接到所述第二PMOS的漏极，并且其源极连接到电源返回；第二NMOS，其漏极连接到所述第三PMOS的漏极，其栅极连接到其漏极和所述第一NMOS的栅极，并且其源极连接到所述电源返回，其中，所述第一、第二和第三PMOS晶体管与所述第一、第二NMOS晶体管形成比较器电路，当Vin高于所述Vcc时，所述控制信号连接Vin，当Vcc高于Vin时，所述控制信号被断开并浮动，另外当Vin和Vcc彼此接近时，所述比较器的不确定性限于约100毫伏的差别。
5.一种定义输入和输出的总线保持电路，所述总线保持电路从正电源干线Vcc供电，所述总线保持电路包括在输入端接收输入信号Vin并在输出端提供其反相信号的装置；选择性地将Vin和Vcc中正电位更高者连接到伪电源干线即prail的装置；反相器装置，用于接收所述输出并将其反相信号返回提供到所述输入端，从而锁存或保持Vin的逻辑状态；连接和断开所述反相器装置与Vcc的装置，当断开时所述反相器装置浮动；装置，用于对比Vin与Vcc，当所述Vin高于Vcc时，提供等于Vin的控制信号，而当Vcc高于Vin时，断开所述控制信号，允许其浮动；以及当Vin为逻辑低时，拉低所述控制信号的装置；其中，所述总线保持电路不吸引DC电流，并且当Vin比Vcc高时，不从Vin吸引泄漏电流。
6.用于保持输入的总线信号并输出所述信号或其反相信号的方法，所述方法包括以下步骤在输入端接收输入信号Vin并提供其反相信号；选择性地将Vin和Vcc中正电位更高者连接到伪电源干线即prail；接收所述输出并将其反相信号返回提供到所述输入端，从而定义锁存或保持Vin的逻辑状态的反相器；连接和断开所述反相器与Vcc，当断开时所述反相器装置浮动；对比Vin与Vcc，当所述Vin高于Vcc时，提供等于Vin的控制信号，而当Vcc高于Vin时，断开所述控制信号，允许其浮动；以及当Vin为逻辑低时，拉低所述控制信号；配置所述方法，当Vin高于Vcc时，不吸引DC电流并且不吸引泄漏电流。
7.一种计算机系统，包括在权利要求1中定义的一个或多个总线保持电路。
全文摘要
介绍了一种CMOS组件的总线保持电路，它不吸引DC电流并容许过电压。当输入电压高于总线保持电路供应电压时，不从输入端吸引泄漏电流。在总线保持电路中使用反馈反相器锁存Vin逻辑电平。当Vin为低时，它使第一开关导通，驱动PMOS开关的栅极为低，使其导通。所述PMOS开关将反馈反相器的电源连接线路连接到Vcc。当Vin升高时所述栅极保持为低，使得保持所述PMOS开关导通。所述第一开关关断，但是所述PMOS开关的栅极保持为低直至Vin超过Vcc。这时，比较器驱动PMOS的栅极至Vin，使得所述PMOS开关关断。仲裁电路选择Vcc和Vin中较高者，以偏置PMOS开关的N阱以及比较器和仲裁电路中的其它PMOS组件。这种偏置确保N阱绝不会正向偏置，从而防止从所述Vin的泄漏。
文档编号H03K3/037GK1833362SQ200480022777
公开日2006年9月13日 申请日期2004年6月22日 优先权日2003年6月24日
发明者迈伦·J.·米斯克, 斯蒂芬·B.·罗姆巴德 申请人:快捷半导体有限公司