专利名称：用于逻辑电路中时钟分布的延迟匹配的制作方法
技术领域：
本公开涉及对逻辑电路内分布的时钟信号之间的传播延迟差的补偿。
背景技术：
许多设备包括同步时钟分频器，用于在逻辑电路内分频(divide)和重新分布(redistribute)时钟信号。例如，高速电信设备使用不同的时钟信号，这些不同的时钟信号是通过分频原始时钟信号而产生的。特别地，时钟分频器电路降低了原始时钟信号的频率。理想地，应在整个逻辑电路中同步地重新分布时钟信号，使得原始时钟信号和分频时钟信号的上升沿和下降沿优选地彼此对准。
不幸的是，分频时钟信号典型地关于原始时钟信号延迟。特别地，分频时钟信号从利用原始时钟信号的触发器发出。该触发器产生从时钟输入到Q输出的内部延迟，即“时钟至Q”的延迟。时钟至Q的延迟引起原始时钟信号和分频时钟信号之间的传播延迟差。传播延迟差阻碍分频时钟信号和重新分布时钟信号的适当同步，破坏了逻辑电路的适当操作。
发明内容
本公开针对用于补偿逻辑电路内分布的时钟信号之间的传播延迟差的技术。根据该公开，延迟匹配电路模拟(mimics)由触发器产生的内部的时钟至Q的延迟。延迟匹配电路置于待重新分布的原始时钟信号的传播路径中。
一般地，延迟匹配电路可以包括传输门多路复用器，其配置选择为使与触发器相关的从动级的电流吸收(sinking)和提供(sourcing)特性匹配。延迟匹配电路施加一个延迟，基本等于在原始时钟信号的分频形式下施加的时钟至Q的延迟。
以这种方式，延迟匹配电路确保原始信号和分频信号的上升沿基本对准，使得能够同步操作。因此，延迟匹配电路能够使重新分布和分频的信号非常准确地同步。
延迟匹配电路可以在工艺、温度、电压、频率和其他操作条件的范围下很好地执行。在一些实施方式中，延迟匹配电路可以进一步包括异步复位特征，以允许该电路使触发器的同步延迟特性和异步操作相匹配。
在一个实施方式中，该公开提供一种时钟分布电路。该时钟分布电路包括一个时钟源，以生成一个时钟信号，和一个时钟分频器，以分频该时钟信号并产生一个分频时钟信号。该时钟分频器包括一个触发器，该触发器将一个第一传播延迟引入到分频时钟信号。用来分布时钟信号的延迟匹配电路将一个第二传播延迟引入到时钟信号。该第二传播延迟基本匹配于由触发器在分频时钟信号中引入的第一传播延迟。
在另一个实施方式中，该公开提供一种延迟匹配电路。该延迟匹配电路包括一个耦合到时钟源的多路复用器、在该多路复用器内以基本模拟触发器中的从动传输门的特性的传输门、耦合到该多路复用器以基本模拟触发器的主输出驱动器的特性的输入、和耦合到该多路复用器以基本模拟触发器中的输出驱动器的特性的输出。
在一个附加的实施方式中，该公开提供一种延迟匹配电路，其包括一个多路复用器，该多路复用器具有一个耦合为驱动第一传输门的第一输入、一个耦合为驱动第二传输门的第二输入、一个耦合到时钟源以选择性地选通传输门之一的选择输入、和一个耦合到第一和第二传输门的输出。传输门配置成基本对应于触发器中的从动传输门。一个PMOS晶体管的漏极耦合到第一输入，其栅极耦合为接地，以及其源极耦合到一个供给电压。PMOS晶体管配置成基本对应于触发器的主输出驱动器中的PMOS晶体管。一个NMOS晶体管的漏极耦合到第二输入，其栅极耦合到供给电压，以及其源极耦合为接地。NMOS晶体管配置成基本对应于触发器的主输出驱动器中的NMOS晶体管。一个反相器耦合到多路复用器的输出，配置成基本对应于触发器中的输出驱动器。
在又一个实施方式中，该公开提供一种电路，其包括一个用于产生信号的信号源，一个用于调整该信号并分布一个调整信号的信号分布电路，其中该信号分布电路包括一个触发器，其在调整信号中引入第一传播延迟，和一个延迟匹配电路，以分布该信号，其中该延迟匹配电路将第二传播延迟引入到该信号，该第二传播延迟基本匹配于由触发器在调整信号中引入的第一传播延迟。
在另一个实施方式中，本公开提供一种方法，其包括利用一个触发器分频时钟信号以产生一个分频时钟信号，其中触发器将一个第一传播延迟引入到该分频时钟信号，以及利用一个延迟匹配电路将一个第二传播延迟引入到时钟信号。第二传播延迟基本匹配于由触发器在分频时钟信号中引入的第一传播延迟。该延迟匹配电路基本模拟触发器的延迟特性。
在下面的附图和描述中阐述了一个或多个实施方式的细节。从该描述和附图以及从权利要求书中，其他特征、目的和优势将显而易见。
图1是说明信号分布电路的框图。
图2是更详细地说明图1的电路的框图。
图3是说明触发器的主驱动器级的电路图。
图4是说明触发器的从动级的电路图。
图5是说明用于在图1和图2的分布电路中使用的延迟匹配电路的电路图。
图6是说明时钟与分频时钟信号以及延迟匹配时钟信号之间的传播延迟差的定时图。
图7是说明具有异步复位能力的触发器的主驱动器级的电路图。
图8是说明具有异步复位能力的延迟匹配电路的电路图。
具体实施例方式
图1是说明信号分布电路10的框图。在图1的实施例中，电路10从时钟源11接收时钟信号CLK，并分布该时钟信号以及在逻辑电路内时钟信号的分频形式。时钟信号CLK可以是例如系统时钟或锁相环(PLL)中压控振荡器(VCO)的输出。
时钟分频器12将CLK信号分成较低频率的时钟信号CLK/N，并引入传播延迟d，例如，时钟至Q的延迟。由此得到的分频时钟信号是CLK/N+d。如将要描述的那样，时钟分频器电路12可以包括一个触发器，该触发器在分频时钟信号CLK/N+d中引入一个时钟至Q的延迟。
延迟匹配电路14驻留在对于原始时钟信号CLK的重新分布路径内。在较大逻辑电路中，将原始时钟信号CLK与分频时钟信号CLK/N+d一起进行重新分布。由时钟分频器12引入的时钟至Q的延迟，引起分频时钟信号CLK/N+d和原始时钟信号CLK之间的传播延迟差。作为结果，在分频时钟信号CLK/N+d和原始的重新分布的时钟信号CLK之间会失去同步。
对于引入到分频时钟信号CLK/N+d中的时钟至Q的延迟，延迟匹配电路14对原始时钟信号CLK进行补偿。特别地，延迟匹配电路14将传播延迟d’引入到时钟信号CLK。传播延迟d’基本匹配于由触发器在分频时钟信号CLK/N+d中引入的传播延迟d。
由此得到的重新分布的时钟信号是CLK+d’，其引入一个延迟以基本匹配于分频时钟信号CLK/N+d，并由此确保适当同步。在一些实施方式中，延迟匹配电路14还可以配置成不仅匹配于时钟分频器12的同步的时钟至Q的延迟，而且还提供异步复位特征。
图2是更详细地说明图1的电路10的框图。特别地，图2结合D触发器16，描绘了时钟分布电路10和时钟分频器12，D触发器16具有数据输入(D)、时钟输入(C)、数据输出(Q)和反相数据输出(Q)。
在图2中，为了说明起见，把反相数据输出(Q)耦合到数据输入以产生一个2分频时钟分频器。然而，时钟分频器12可以采用任何N分频电路的形式，并且可以按2、4、6等等的因子分频原始时钟信号CLK，以产生一个时钟信号，其具有由触发器产生的任何频率。如将要描述的那样，延迟匹配电路14配置成模拟触发器16的延迟特性。特别地，延迟匹配电路14包括电路组件，其设计成模拟触发器16内的组件。
图3是说明触发器16的主驱动器级18的电路图。如图3所示，主驱动器级18包括第一主传输门19、第二主传输门20、输出反相器22和反馈反相器23。触发器16的数据输入(D)利用输入数据信号例如原始时钟信号，驱动第一主传输门19。
第一和第二主传输门19，20的输出耦合在一起，以驱动输出反相器22。每个传输门19，20接收时钟(CLK)和反相时钟(CLK)信号。输出反相器22产生输出数据信号D’，其被传输到触发器16的从动级。反馈反相器23耦合到输出反相器22的输出，驱动第二主传输门20的输入。
图4是说明触发器16的从动级24的电路图。如图4所示，从动级24实际上包括一个多路复用器部分26，其并入第一从动传输门28和第二从动传输门30。主驱动器级18的输出反相器22利用数据输出D’驱动第一从动传输门28。从动级24中的每个从动传输门28，30接收时钟(CLK)和反相时钟(CLK)信号。第一从动传输门28驱动输出反相器34，该输出反相器34产生数据输出信号(Q)。反馈反相器36驱动第二从动传输门30。
从动传输门28，30的特征在于固有电流吸收和提供能力，致使将延迟d引入到从触发器16发起的分频时钟信号中。由此得到的延迟产生原始时钟信号和分频时钟信号的定时差。该定时差破坏分频时钟信号和重新分布的原始时钟信号的同步，并且需要补偿。
理想地，原始时钟信号应同步地进行重新分布，使得原始时钟信号和分频时钟信号的上升和下降沿优选地对准。另外，一般希望在工艺、温度、电压、频率以及其他操作条件的范围下，保持原始时钟信号和分频时钟信号的定时。
图5是说明用于在图1和图2的分布电路10中使用的延迟匹配电路14的电路图。一般来说，延迟匹配电路14模拟图4的从动级24的功能和定时。如果延迟匹配电路14内的晶体管与从动级24中的相应晶体管匹配，则就材料、尺寸以及其他特性而言，延迟匹配电路14的定时将与触发器16的定时并行。另外，因为使用相似的材料和尺寸，所以延迟匹配电路14的性能一般将不会受到工艺、温度、电压、频率以及其他操作或制造条件变化的影响。
如图5所示，延迟匹配电路14包括一个多路复用器38。该多路复用器38包括一个耦合为驱动第一传输门40的第一输入39，和一个耦合为驱动第二传输门42的第二输入41。多路复用器38包括一个选择输入43，其耦合到时钟源，以利用反相时钟信号(CLK)选择性地选通传输门40，42之一。反相时钟信号(CLK)共同耦合到这两个传输门40，42。多路复用器38具有一个耦合到第一和第二传输门40，42的输出的输出。
传输门40，42配置成基本对应于从动传输门28。特别地，就电流提供和吸收能力而言，传输门40，42匹配于触发器16的从动传输门28。通过触发器16的从动传输门28，在时钟信号CLK的上升沿处发起新数据。如将要描述的那样，输入晶体管44，46匹配于反相器22。
通过触发器16的数据路径包括反相器22、传输门28和反相器34。在图5的延迟匹配电路14内，将这个数据路径的电流吸收和提供功率复制两次，一次用于第一输入39，一次用于第二输入41。在时钟信号CLK的上升沿期间，触发器16的传输门28打开且传输门30关闭，这类似于在每一个时钟跳变处多路复用器38的操作。触发器16中的传输门30典型地比传输门28小得多。因此，就电流提供和吸收能力而言，每个传输门40，42匹配于触发器16中传输门28的特性。
进一步参照图5，PMOS晶体管44的漏极耦合到多路复用器38的输入39，其栅极耦合为接地，其源极耦合到供给电压Vcc。PMOS晶体管44配置成基本对应于主输出驱动器中的PMOS晶体管，例如触发器16的主级18中的输出反相器22。特别地，PMOS晶体管44提供与触发器中相应PMOS晶体管基本相同的电流吸收和电流提供能力。
NMOS晶体管46的漏极耦合到多路复用器38的第二输入41，其栅极耦合到供给电压Vcc，其源极耦合为接地。NMOS晶体管46配置成基本对应于主输出驱动器中的NMOS晶体管，例如触发器16的主级18中的输出反相器22。特别地，NMOS晶体管46提供与触发器中的相应NMOS晶体管基本相同的电流吸收和电流提供能力。
反相器48耦合到多路复用器38的输出47，并且配置成基本对应于触发器16的输出驱动器，例如输出反相器34。特别地，输出反相器48选择为提供与触发器的输出反相器34基本相同的输出电流驱动能力。
一般来说，延迟匹配电路14设计成模拟用来发出分频时钟信号CLK/N+d的触发器16的行为，特别是模拟时钟至Q的传播延迟特性。延迟匹配电路14以这样的方式来“模拟”触发器16的行为，即该延迟匹配电路14包括多个组件，其设计成基本模拟触发器16中相应组件的特性。例如，如上所述，传输门40，42基本匹配于从动传输门28。传输门40，42基本模拟触发器16中从动传输门28的特性。特别地，传输门40，42选择为与从动传输门28一样快地进行转换，并且以与从动传输门28相似的方式来阻止电流的吸收和提供。
另外，晶体管44，46基本匹配于触发器16的反相器22，并且输出反相器48基本匹配于触发器的输出反相器34。通过触发器16的数据路径一般包括反相器22、传输门28和反相器34。此外，在图5的示例性延迟匹配电路14中，将这个数据路径的电流吸收和提供特性复制两次，一次用于多路复用器38的第一输入，一次用于多路复用器38的第二输入。因此，在延迟匹配电路14的多路复用器38和触发器16的多路复用器26之间可以进行类比。特别地，在时钟信号CLK的上升沿期间，传输门28打开且传输门30关闭，这类似于在每一个时钟跳变处多路复用器38内的动态。
类似地，输入晶体管44，46形成多路复用器输入，基本模拟触发器16的主输出驱动器级18的特性。另外，反相器48形成一个多路复用器输出，基本模拟输出驱动器的特性，例如在触发器16中的反相器34。因此，延迟匹配电路14基本模拟触发器16的电流吸收和电流提供特性，和触发器的输出驱动特性。
为了有效地模拟触发器16中的相应组件，适当地选择并按尺寸制作延迟匹配电路14内的组件。例如，传输门40，42在材料和尺寸上可以与触发器16的从动级24的传输门28基本相同。就尺寸而言，传输门40，42可以具有匹配于传输门28，30的电极面积以及栅宽与栅长比。
延迟匹配电路14中的输入晶体管44，46可以由选择的材料形成并且按照尺寸制作，使得复制主驱动器级18内的驱动晶体管。类似地，输出反相器48可以复制触发器16中相应输出驱动器电路的材料和尺寸。为延迟匹配电路14的各种组件选择相似尺寸和材料，用于近似触发器16的电流吸收和提供能力，并因此近似传播延迟特性。
在图5的实施例中，延迟匹配电路14设计为模拟2分频时钟分频器电路的延迟特性，但是提供1分频功能，以保留原始时钟信号的频率用于重新分布。只要响应于输入时钟信号CLK，通过触发器同步地发起时钟分频器12的输出，延迟匹配电路14的电路就可以按比例放大，以匹配通过4分频、6分频、8分频或其他分频器比率所产生的延迟。
例如，为了一定程度上时钟分频器电路并入附加的触发器，以执行附加的分频因子，延迟匹配电路14可以并入类似于图5所示的附加的模拟级，例如用于这样的时钟分布方案，即利用级联的分频器，其中使用一个具有一个时钟至Q延迟的先前分频时钟，来从CLK生成具有附加时钟至Q延迟的其他分频时钟。在这样的情况下，可以串联地提供附加的模拟级。
然而，在其他的非级联情况下，时钟分频器中触发器的数目不决定相对于原始时钟信号CLK的输出延迟。CLK至时钟分频器12的输出由驱动输出的触发器决定。如果该触发器正在进给时钟信号CLK，则输出将为CLK/N+d。如果进给输出触发器的时钟是CLK+d”，则输出将为CLK/N+d+d”。只要d”为d的整数因子，则可以级联延迟模拟级，以使所有的输出同步。
图6是说明原始时钟、分频时钟和延迟匹配时钟信号之间的传播延迟差的定时图。如图6所示，在原始时钟信号CLK和分频时钟信号CLK/2+d之间存在延迟d(50)。这个延迟产生于触发器16内的时钟至Q的延迟，并且减弱了使分频时钟信号与重新分布的时钟信号目同步的能力。
然而，通过添加延迟d，延迟匹配电路14补偿原始时钟信号用于重新分布。作为结果，重新分布的时钟信号CLK+d与分频时钟信号CLK/2+d相同步。特别地，分频时钟信号和重新分布的时钟信号的下降沿52和上升沿53彼此基本对准，允许适当同步。
图7是说明具有异步复位能力的触发器的主驱动器级54的电路图。在图7的实施例中，触发器一般可以与图2至图5中描绘的触发器16相一致。例如多路复用器部分56包括一个第一传输门58和一个第二传输门60。
每个传输门58，60接收时钟(CLK)和反相时钟(CLK)信号。数据输入D驱动第一传输门58。输出NAND门64驱动中间数据输出D’。反馈反相器66耦合在中间数据输出D’和第二传输门60之间，以驱动第二传输门。
第一和第二主传输门58，60的输出耦合在一起，以驱动输出NAND门64。输出NAND门64产生一个中间数据输出D’，其被传输到触发器16的从动级。特别地，输出NAND门64的一个输入耦合到传输门58，60的输出，另一个输入耦合到异步复位线。当断定(assert)复位线时，中间数据输出D’复位。
因此，除了由触发器产生的同步的时钟至Q的延迟之外，NAND门64引入异步定时考虑，其可以改变分频时钟信号和重新分布的时钟信号之间的同步。特别地，多路复用器56与NAND门64和复位线结合，形成用于异步操作的低态有效锁存器(active low latch)。
图8是说明具有异步复位能力的延迟匹配电路68的电路图。延迟匹配电路68模拟具有异步复位的触发器的定时，如在图7中所说明的那样。除了匹配同步的时钟至Q的延迟之外，延迟匹配电路68还模拟触发器的异步复位功能。特别地，当断定触发器的复位线时，延迟匹配电路68的输出还驱动为复位值。一旦非断定复位，延迟匹配电路68的输出就保持在复位值，直到上升时钟沿跳变迫使输出改变为止。
如图8所示，延迟匹配电路68包括一个多路复用器部分70，其并入第一传输门72和第二传输门74。多路复用器70具有一个输出75，其耦合到第一和第二传输门72，74的输出。传输门72，74的输出75驱动输出反相器76，以产生重新分布的时钟信号。多路复用器70包括一个选择输入78，其耦合到时钟源，以选择性地选通传输门72，74之一。反相时钟信号(CLK)经由一个输入80共同耦合到这两个传输门72，74。
输入NAND门82驱动传输门72。低态有效锁存器84耦合为驱动传输门74。低态有效锁存器84与图7的主驱动器54基本相同。NAND门82并入到至第一传输门72的输入，以提供正确的驱动，因为主锁存器的输出驱动器为NAND门64。将NAND门82约束为低态，使得输出总是为高。只有低态有效锁存器84需要复位，因为输出通常为0，并且当断定复位时，需要将输出驱动为1。实际上，NAND门82用来匹配在触发器中使用的锁存器。因此，延迟匹配电路68产生与复位到0状态的触发器基本相同的延迟和定时。
对于在此描述的功能组件的示例性硬件实现可以包括，利用触发器进行时钟分频和时钟重新分布的集成和分立的逻辑电路。在此描述的延迟匹配电路可用在多种设备中，包括高速逻辑电路、电信设备、无线电信设备和其他需要精确时钟同步的电路。
这里已经描述了各种实施方式。在不脱离本公开的精神和范围的情况下，可以进行多种其他修改。例如，为了说明起见，尽管在本公开中已经描述了同步和异步复位拓扑，但在此公开的原理可以容易地应用于其他逻辑电路拓扑，诸如异步设置、选通和同步设置/复位。因此，这些以及其他实施方式都在下列权利要求的范围内。
权利要求
1.一种时钟分布电路，包括一个时钟源，以生成一个时钟信号；一个时钟分频器，以分频所述时钟信号并产生一个分频时钟信号，并且所述时钟分频器包括一个触发器，该触发器将一个第一传播延迟引入到所述分频时钟信号；和一个延迟匹配电路，以分布所述时钟信号，并且将一个第二传播延迟引入到所述时钟信号，所述第二传播延迟基本匹配于由所述触发器在所述分频时钟信号中引入的所述第一传播延迟。
2.根据权利要求1所述的电路，其中所述延迟匹配电路包括一个多路复用器，具有一个耦合到时钟源的选择线；在所述多路复用器内的传输门，以基本模拟触发器中的从动传输门的特性；耦合到所述多路复用器的输入，以基本模拟所述触发器的主输出驱动器的特性；和耦合到所述多路复用器的输出，以基本模拟所述触发器中的输出驱动器的特性。
3.根据权利要求1所述的电路，其中所述延迟匹配电路基本模拟所述触发器的电流吸收和电流提供特性。
4.根据权利要求1所述的电路，其中所述延迟匹配电路基本模拟所述触发器的输出驱动特性。
5.根据权利要求1所述的电路，其中所述第一传播延迟为一个时钟至Q的传播延迟。
6.根据权利要求1所述的电路，其中所述延迟匹配电路包括一个多路复用器，所述多路复用器包括一个耦合到所述时钟源的选择线。
7.根据权利要求1所述的电路，其中所述延迟匹配电路包括一个多路复用器，所述多路复用器具有一个耦合为驱动第一传输门的第一输入、一个耦合为驱动第二传输门的第二输入、一个耦合到所述时钟源以选择性地选通所述传输门之一的选择输入、和一个耦合到所述第一和第二传输门的输出，其中所述传输门配置成基本对应于所述触发器中的从动传输门。
8.根据权利要求7所述的电路，其中所述传输门配置成在尺寸上基本对应于所述触发器的所述从动传输门。
9.根据权利要求7所述的电路，其中所述延迟匹配电路包括一个PMOS晶体管，其漏极耦合到所述第一输入，其栅极耦合为接地，其源极耦合到一个供给电压，其中所述PMOS晶体管配置成基本对应于所述触发器的主输出驱动器中的PMOS晶体管；和一个NMOS晶体管，其漏极耦合到所述第二输入，其栅极耦合到所述供给电压，其源极耦合为接地，其中所述NMOS晶体管配置成基本对应于所述触发器的所述主输出驱动器中的NMOS晶体管。
10.根据权利要求9所述的电路，其中所述PMOS晶体管配置成在尺寸上基本对应于所述触发器的所述主输出驱动器中的所述PMOS晶体管，并且所述NMOS晶体管配置成在尺寸上基本对应于所述触发器的所述主输出驱动器中的所述NMOS晶体管。
11.根据权利要求7所述的电路，其中所述延迟匹配电路包括一个反相器，其耦合到所述多路复用器的所述输出，其中所述反相器配置成基本对应于所述触发器中的输出驱动器。
12.根据权利要求1所述的电路，其中所述延迟匹配电路包括用于模拟所述触发器中的从动传输门的特性的装置；用于模拟所述触发器的主输出驱动器中的晶体管的特性的装置；和用于模拟所述触发器中的输出驱动器的特性的装置。
13.根据权利要求1所述的电路，其中所述时钟分频器包括一个第一异步复位特征，并且所述延迟匹配电路包括一个模拟所述第一异步复位特征的操作的第二异步复位特征。
14.一种延迟匹配电路，包括一个多路复用器，耦合到一个时钟源；所述多路复用器内的传输门，以基本模拟触发器中的从动传输门的特性；耦合到所述多路复用器的输入，以基本模拟所述触发器的主输出驱动器的特性；和耦合到所述多路复用器的输出，以基本模拟所述触发器中的输出驱动器的特性。
15.根据权利要求14所述的电路，其中所述输入包括一个耦合为驱动第一传输门的第一输入，和一个耦合为驱动第二传输门的第二输入，所述多路复用器还包括一个耦合到所述时钟源以选择性地选通所述传输门之一的选择输入，其中所述输出耦合到所述第一和第二传输门，并且所述传输门配置成基本对应于触发器中的从动传输门。
16.根据权利要求14所述的电路，还包括一个PMOS晶体管，其漏极耦合到所述第一输入，其栅极耦合为接地，其源极耦合到一个供给电压，其中所述PMOS晶体管配置成基本对应于所述触发器的主输出驱动器中的PMOS晶体管；和一个NMOS晶体管，其漏极耦合到所述第二输入，其栅极耦合到所述供给电压，其源极耦合为接地，其中所述NMOS晶体管配置成基本对应于所述触发器的所述主输出驱动器中的NMOS晶体管。
17.根据权利要求14所述的电路，还包括一个反相器，其耦合到所述多路复用器的所述输出，其中所述反相器配置成基本对应于所述触发器中的输出驱动器。
18.根据权利要求14所述的电路，其中所述第一传播延迟为一个时钟至Q的传播延迟。
19.根据权利要求14所述的电路，还包括一个异步复位特征，以允许所述输出独立于由所述时钟源生成的时钟信号而异步复位。
20.一种延迟匹配电路，包括一个多路复用器，具有一个耦合为驱动第一传输门的第一输入、一个耦合为驱动第二传输门的第二输入、一个耦合到时钟源以选择性地选通所述传输门之一的选择输入、和一个耦合到所述第一和第二传输门的输出，其中所述传输门配置成基本对应于触发器中的从动传输门；一个PMOS晶体管，其漏极耦合到所述第一输入，其栅极耦合为接地，其源极耦合到一个供给电压，其中所述PMOS晶体管配置成基本对应于所述触发器的主输出驱动器中的PMOS晶体管；一个NMOS晶体管，其漏极耦合到所述第二输入，其栅极耦合到所述供给电压，其源极耦合为接地，其中所述NMOS晶体管配置成基本对应于所述触发器的所述主输出驱动器中的NMOS晶体管；和一个反相器，其耦合到所述多路复用器的所述输出，其中所述反相器配置成基本对应于所述触发器中的输出驱动器。
21.一种电路，包括一个信号源，以生成一个信号；一个信号分布电路，以调整所述信号并分布一个调整信号，并且所述信号分布电路包括一个触发器，其在所述调整信号中引入一个第一传播延迟；和一个延迟匹配电路，以分布所述信号，并将一个第二传播延迟引入到所述信号，所述第二传播延迟基本匹配于由所述触发器在所述调整信号中引入的所述第一传播延迟。
22.根据权利要求21所述的电路，其中所述延迟匹配电路包括一个多路复用器，具有一个耦合到信号源的选择线；所述多路复用器内的传输门，以基本模拟触发器中的从动传输门的特性；耦合到所述多路复用器的输入，以基本模拟所述触发器的主输出驱动器的特性；和耦合到所述多路复用器的输出，以基本模拟所述触发器中的输出驱动器的特性。
23.根据权利要求21所述的电路，其中所述延迟匹配电路包括一个多路复用器，其具有一个耦合为驱动第一传输门的第一输入、一个耦合为驱动第二传输门的第二输入、一个耦合到所述信号源以选择性地选通所述传输门之一的选择输入、和一个耦合到所述第一和第二传输门的输出，其中所述传输门配置成基本对应于所述触发器中的从动传输门。
24.根据权利要求23所述的电路，其中所述传输门配置成在尺寸上基本对应于所述触发器中的所述从动传输门。
25.根据权利要求23所述的电路，其中所述延迟匹配电路包括一个PMOS晶体管，其漏极耦合到所述第一输入，其栅极耦合为接地，其源极耦合到一个供给电压，其中所述PMOS晶体管配置成基本对应于所述触发器的主输出驱动器中的PMOS晶体管；和一个NMOS晶体管，其漏极耦合到所述第二输入，其栅极耦合到所述供给电压，其源极耦合为接地，其中所述NMOS晶体管配置成基本对应于所述触发器的所述主输出驱动器中的NMOS晶体管。
26.根据权利要求25所述的电路，其中所述PMOS晶体管配置成在尺寸上基本对应于所述触发器的所述主输出驱动器中的所述PMOS晶体管，并且所述NMOS晶体管配置成在尺寸上基本对应于所述触发器的所述主输出驱动器中的所述NMOS晶体管。
27.根据权利要求23所述的电路，其中所述延迟匹配电路包括一个反相器，其耦合到所述多路复用器的所述输出，其中所述反相器配置成基本对应于所述触发器中的输出驱动器。
28.一种方法，包括利用一个触发器分频一个时钟信号，以产生一个分频时钟信号，并且将一个第一传播延迟引入到所述分频时钟信号；以及利用一个延迟匹配电路将一个第二传播延迟引入到所述时钟信号，所述第二传播延迟基本匹配于由所述触发器在所述分频时钟信号中引入的所述第一传播延迟，其中所述延迟匹配电路基本模拟所述触发器的延迟特性。
29.根据权利要求28所述的方法，其中所述延迟匹配电路包括一个多路复用器，具有一个耦合到时钟源的选择线；所述多路复用器内的传输门，以基本模拟触发器中的从动传输门的特性；耦合到所述多路复用器的输入，以基本模拟所述触发器的主输出驱动器的特性；和耦合到所述多路复用器的输出，以基本模拟所述触发器中的输出驱动器的特性。
30.根据权利要求28所述的方法，其中所述第一传播延迟为一个时钟至Q的传播延迟。
31.根据权利要求28所述的方法，其中所述延迟匹配电路包括一个多路复用器，其具有一个耦合为驱动第一传输门的第一输入、一个耦合为驱动第二传输门的第二输入、一个耦合到所述时钟源以选择性地选通所述传输门之一的选择输入、和一个耦合到所述第一和第二传输门的输出，其中所述传输门配置成基本对应于所述触发器中的从动传输门。
32.根据权利要求31所述的方法，其中所述延迟匹配电路包括一个PMOS晶体管，其漏极耦合到所述第一输入，其栅极耦合为接地，其源极耦合到一个供给电压，其中所述PMOS晶体管配置成基本对应于所述触发器的主输出驱动器中的PMOS晶体管；和一个NMOS晶体管，其漏极耦合到所述第二输入，其栅极耦合到所述供给电压，其源极耦合为接地，其中所述NMOS晶体管配置成基本对应于所述触发器的所述主输出驱动器中的NMOS晶体管。
33.根据权利要求31所述的方法，其中所述延迟匹配电路包括一个反相器，其耦合到所述多路复用器的所述输出，其中所述反相器配置成基本对应于所述触发器中的输出驱动器。
全文摘要
用于对逻辑电路内分布的信号之间的传播延迟差进行补偿的技术。延迟匹配电路模拟由触发器产生的内部的时钟至Q的延迟。延迟匹配电路置于待重新分布的诸如时钟信号的原始信号的传播路径中。一般来说，延迟匹配电路可以包括一个具有特定配置的传输门多路复用器。延迟匹配电路施加了一个延迟，基本等于通过原始信号的分频形式所得到的时钟至Q的延迟。以这种方式，延迟匹配电路确保原始信号和分频信号的上升沿和下降沿基本对准，使得能够同步操作。因此延迟匹配电路能够使重新分布的信号和分频信号相同步。
文档编号H03K3/00GK1836196SQ200480023470
公开日2006年9月20日 申请日期2004年7月29日 优先权日2003年7月31日
发明者奥克塔维安·弗洛里斯卡 申请人:高通股份有限公司