相位切换双模除频器的制作方法

专利名称：相位切换双模除频器的制作方法
技术领域：
本发明涉及相位切换双模除频器(prescaler)、以及频率合成器。
用于频率合成的锁相环(PLL)方法是用于在现代通信设备中产生高频振荡的最通用的方法。可编程频率合成器是一种能够产生具有从频率范围中所选择的频率的信号的器件。可编程频率合成器利用数字锁相环电路，该电路使用压控振荡器VCO来产生输出信号。PLL包括监视合成器输出信号频率的反馈和控制环路，将其频率与参考信号的频率进行比较，并控制VCO以调节合成器输出信号的频率。在大多数情况下通常由环路的反馈部分中的数字分频器，也被称为除频器，来对VCO的输出信号进行分频，从而使反馈信号包括作为合成器的输出信号的所选分谐波的频率。在整数N分频器的情况下，分频器使每n个输入脉冲产生一个输出信号从而使输入频率除以n。将反馈信号的相位与稳定的参考信号的相位进行比较，并且将其差限定为作为到VCO的反馈的误差信号。VCO调节合成器的频率以便减小误差信号。通常，参考信号的频率低于合成器的输出信号。
合成器的输出信号的频率选择能力由利用所选分频数对合成器的输出信号进行分频的分频器的可编程能力所决定。选择该所选分频数等于合成器输出信号的期望频率除以参考信号的频率的商。因此，选择不同的分频数会导致合成器的输出信号的频率改变。
频率合成器中在全频率下工作的两个模块为VCO和除频器。如上所述，除频器以某一比率对VCO的输出频率进行分频以便得到低频信号。然后通过PLL将该信号锁定到稳定的参考频率上。为了获得更好的频率分辨率，分频率通常是以N/N+1的形式进行变化，即，该分频器为所谓的双模除频器。可编程除频器是具有实现N+1分频的脉冲吞咽(pulse swallow)电路的N-固定除频器。通过按照小整数阶改变N值，来控制VCO的输出频率。
为了获得适合用于高频的合成器，需要利用高速逻辑的大分频器比率。然而，由于需要大的芯片尺寸，所以这种大的分频器会非常昂贵。此外，这种大的环路分频器会抽取很大的电流，从而其不适用于便携式移动设备。
常规的高速双模除频器包括同步分频器，并且有时还包括用于大分频数的异步分频器，然而，这种高速同步双模分频器需要大量的功耗。
在KU Leuven，J.Craninckx在他的Ph.D论文中提出相位切换双模除频器的概念。将两个2分频(divide-by-2)的分频器与相位选择单元一起使用以便执行4/5分频。随后的附加128分频器用于产生为512的分频数。这一概念例如可以应用于IEEE 802.11a。对于UNII波段工作频率从5.15GHz到5.35GHz，并且信道间隔为20MHz。在零-IF(ZIF)结构的情况下，20MHz的参考频率通常是足够的，但对于近ZIF来说，通常选择10MHz的参考频率。上述电路还包括模控制单元，该模控制单元具有五位控制信号使得其能够吞咽高达32个脉冲从而可以获得512至544之间的任何比率。因此，整数N除频器结构具有在515至535之间的分频比。
如果将10MHz的参考频率应用上述电路，则10MHz×516等于5.16GHz，其构成为具有20MHz信道宽度的从5.15GHz到5.17GHz的第一信道的中心。则下一信道离第一信道的中心20MHz，即从5.17GHz到5.19GHz，中心为5.18GHz。利用518的分频比与10MHz的参考频率，可以获得该中心频率。最后一个或最大信道从5.33GHz到5.35GHz，这可以通过534的分频比来实现。
然而，由于从相位选择信号中产生高达128的分频信号，所以这会影响该电路的速度。
在Kan Kwok Kei，Toby于1999年4月26日在HKUST的thedepartment of electrical and electronic engineering发表的“CMOSdivide-by-8/9for frequency synthesizer”中，示出改进的相位切换双模除频器的一个例子。这种除频器包括在输入频率的全速下操作的第一高频2分频电路。在第一2分频电路之后是第二2分频电路，其具有在相位上彼此相差90°的四个相位输出信号。相位选择电路选择第二2分频电路的四个相位输出信号中的一个。相位选择电路包括两个可切换的放大器和三个NAND门。在可切换的放大器中，放大同相(I)和正交(Q)信号并且根据控制信号C1、C2来选择输入信号的正或负的放大。可切换放大器的速度成为该除频器的最大速度的限制因素。相位选择电路基本上实施为多路复用器，即，选择第二2分频电路的四个相位输出信号中的一个作为其输出。根据第三控制信号C0，选择两个可切换放大器的输出中的一个作为输出。在最后输出的每个上升沿改变控制信号，以实现相对于当前信号的90°延迟。由于在相位选择电路之前是两个2分频电路，所以当实施N+1分频比时90°延迟实际上相应于除频器的输入信号的一个周期。
利用该电路实现1.85GHz的工作速度。然而，对于像无线数据网络的应用，需要更高的工作频率。
在由Krishnapura等人于2000年7月在IEEE Journal of Solid StateCircuits的第35卷编号7的第1019至1024页发表的“A 5.3GHzProgrammable Divider for HiPerLAN in 0.25μCMOS”中，示出基于5.3GHz工作频率的分频器。该分频器采用相位切换并且包括第一2分频电路和具有四个相位输出信号的第二2分频电路。将第二2分频电路的输出信号输入到重定时电路，该重定时电路根据来自解码器的控制信号来从这四个输出信号中的一个切换到另一个。第二2分频电路的四个输出信号彼此相隔90°。在任意给定时刻，在这些输出中仅有一个通过多路复用器连接到随后的分频器。通过切换到第二2分频电路中的滞后当前信号90°的输出，来实现周期的吞咽并由此使分频器总的计数加1。为了获得任意的分频因数，可以通过适当地改变多路复用器的控制输入来吞咽输入周期。在不存在相位切换的情况下，分频器包括4×N的分频因数。然而，如果在分频器的输出的每一个周期中将相位切换K次，则吞咽K个输入周期并且使分频因数增加K。通过改变K，可以实现可编程分频器。脉冲发生器在每一个输出周期中产生K个脉冲，其中由脉冲发生器的可编程输入来设置K。将除4计数器(divide-by-4 counter)用作控制多路复用器的解码器的输入信号。该除4计数器通过脉冲发生器的输出脉冲来计时并且在四个状态之间进行循环，每一个状态与多路复用器中的四个可能的连接中的一个相应。为了提供无假信号脉冲(free-glitch)的切换，必须当第二2分频电路的0°和90°输出都为高时进行切换。此外，为了确保时钟信号以及控制信号同步到达多路复用器的输入，在具有与控制信号发生器的延迟相同的延迟的时钟线上实施缓冲器，以便修正定时错误。
因此，本发明的目的是提供一种改进的高速除频器。
通过根据权利要求1所述的相位切换双模除频器以及根据权利要求8所述的频率合成器来解决该目的。
因此，提供一种具有双模分频器的相位切换双模除频器。所述分频器包括第一和第二2分频电路(A；B)，其中所述第二2分频电路(B)耦合到所述第一2分频电路(A)的输出，并且至少所述第二2分频电路(B)包括彼此相隔90°的四个相位输出。设置相位选择单元(PSU)用于选择第二2分频电路(B)的四个相位输出Ip、In、Qp、Qn；INi、INni、INq、INnq中的一个。此外，设置相位控制单元用于向相位选择单元提供控制信号(C0、NC0、C1、NC1、C2、NC2)，其中相位选择单元PSU根据控制信号C0、NC0；C1、NC1；C2、NC2来执行四个相位输出Ip、In、Qp、Qn；INi、INni、INq、INnq的选择。基于控制逻辑(direct logic)来实施所述相位选择单元(PSU)。
与采用可切换放大器的实施相比，基于控制逻辑实施相位选择单元能够获得更高的速度并且节省芯片面积。
根据本发明的一个方案，根据以下逻辑码来实现相位选择单元PSU的输出OUTOUT＝NC0·NC1·INi+NC0·C1·INni+C0·NC2·INnq+C0·C2·INq其中+、·、-分别表示OR、AND和NAND功能。通过该设置，可以用控制信号C0、C1、C2来恰当地信号表示来自分频器的输出信号。
根据本发明的另一个方案，提供耦合到相位选择单元PSU的输出的4分频电路UA。所述4分频电路UA包括第六和第七2分频电路F、G，各自具有相隔90°的四个相位输出Ip、In、Qp、Qn。所述第七2分频电路G耦合到第六2分频电路F的正交输出Qp、Q。
根据本发明的另一个方案，所述相位控制单元(RTU)包括第四和第五2分频电路D、E，各自具有相隔90°的四个相位输出Ip、In、Qp、Qn。所述第四和第五2分频电路D、E串联耦合。第五2分频电路E的同相输出Ip、In相应于控制信号C0。第四2分频电路D的同相输出Ip、In相应于控制信号C1。第四2分频电路E的正交相位输出Qp、Qn相应于控制信号C2。
根据本发明的另一个方案，所述相位控制单元RTU还包括耦合到第五2分频电路E的输入的D-锁存器DL。所述D-锁存器DL接收第七2分频电路G的同相输出Ip、In的在先状态以及表示相位切换数量的信号“模”作为输入信号。
根据本发明的优选方案，所述除频器还包括耦合到双模分频器10的同步环路，其用于对双模分频器10进行重新计时。
现在将参考附图来详细说明本发明及其实施例，在附图中

图1示出接收器的方框图；图2示出根据本发明的图1中的可编程除频器PS的方框图3示出根据本发明的图2中的16/17分频器；图4示出根据本发明的图3中的相位选择单元的电路图；图5示出根据本发明的图4中的重定时单元和相位选择单元；以及图6示出根据本发明的分频器的时序图。
图1示出可以用于IEEE 802.11a标准的接收器的方框图。图1的上部示出连接到低噪声放大器LNA的天线ANT，该低噪声放大器LNA连接到第一和第二混频器MI、MQ，它们又连接到模数转换器ADC。图1的下部示出PLL电路的实施。PLL电路包括压空振荡器VCO、第一2分频电路、除频器PS、相位频率检测器PFD、参考晶体Xtal、电荷泵CP和低通滤波器LPF。2分频电路的输出耦合到第一和第二混频器MI、MQ。
下面将更加详细地说明除频器PS。
图2示出图1中的除频器的方框图。可编程除频器包括16/17分频器10、缓冲器20、分频器30、决定单元40、同步单元50、以及D触发器60。16/17分频器10连接到缓冲器20，该缓冲器20又连接到分频器30。分频器30具有五个输出信号，即/2、/4、/8、/16和/32以及零检测输出“零”。将这五个输出信号输入到决定单元40和同步单元50。决定单元40还接收5位控制信号b0、b1、b2、b3和b4，并且决定单元40的输出形成到同步单元50的输入。将同步单元50的输出输入到D触发器60的时钟输入。其输入“数据”连接到电源电压VDD。分频器30的输出信号“零”连接到D触发器60的CD输入。将D触发器60的输出信号反馈到16/17分频器10并且将该输出信号输入到该16/17分频器10的“重新计时”输入。
分频器30产生信号/2、/4、/8、/16和/32，将它们输入到决定单元40。这些信号用于产生表示应该吞咽多少脉冲的信号，1、2、……、32。这根据5位控制信号b0、b1、b2、b3和b4来执行。
通过延迟一个或多个脉冲来执行一个脉冲的吞咽，即针对你的输入信号执行分频。一个脉冲的吞咽等同于2分频。
如果同步单元检测到，例如11111，则使D触发器60的时钟输入有效并且如果在分频器30的“零”输出上检测到0，则对16/17分频器进行重新计时。由此，实施同步脉冲，以便对电路进行重新计时，并除去由于锁存器引起的延迟。因此，实现能够用512与544之间的任意整数来对输入信号进行分频的可编程除频器，因为16*32＝512并且可以吞咽高达32的脉冲，结果512+32＝544。
图3示出图2中的16/17分频器10的方框图。分频器10包括第一和第二2分频电路A、B。第二2分频电路B的输入连接到第一2分频电路A的同相输出Ip、In。第三2分频电路C连接到第一2分频电路A的正交输出Qp、Qn，并且其输出Ip、In、Qp、Qn连接到负载Ld。此外，分频器10包括相位选择单元PSU、重定时单元RTU以及四分频单元UA。重定时单元RTU产生三个控制信号C0、C1、C2，用于控制相位选择单元PSU中的相位切换。将第二2分频电路B的四个相位输出信号输入到相位选择单元PSU。根据由重定时RTU提供的控制信号C0、C1、C2，相位选择单元PSU选择第二2分频电路B的四个相位输出信号中的一个，并且将该信号输出到四分频单元UA。提供第三2分频电路C用于适当的负载。
设置重定时单元RTU以便驱动相位选择单元PSU并通过控制信号C0、C1、C2来控制相位切换。重定时单元RTU包括第四和第五2分频电路D、E以及吞咽单元SU。吞咽单元决定吞咽多少个脉冲。
4分频单元UA包括第六和第七2分频电路F、G。第六2分频电路F的输入连接到相位选择单元PSU的输出，并且其同相输出信号Ip、In连接到负载Ld，而其正交输出Qp、Qn连接到第七2分频电路的输入。最后，第七2分频电路G的同相输出信号构成16/17分频器10的输出。
如果没有发生周期滑移(cycle-slip)，则可以实现总的16分频，因为在这种情况下，四个2分频电路A、B、F、G是串联连接。因此，如果发生周期滑移，则利用分频器10可以实现17分频。
相位选择单元PSU接收第二2分频电路B的四个相位输出信号作为输入信号。因为这些信号在相位上彼此相差90°，所以在相位选择单元PSU的输入提供以下信号INi(0°，Ip)、Inq(90°，Qp)、INni(180°，In)和INnq(270°，Qn)。相位选择单元PSU根据三个控制信号C0、C1和C2及其反相来选择四个输入信号中的一个。
如果我们假设相位选择单元PSU的输出最初连接到INi，则在INi的上升沿之后该输出将连接到Inq。因此，使相位选择单元PSU的输出延迟了相位选择单元PSU的输入信号的1/4周期。然而，由于已经利用两个2分频电路对相位选择单元PSU的输入信号进行了分频，所以T为4*To，To为16/17分频器10的输入信号的周期。结果，通过相位选择而延迟了输入信号的一个完整周期To，即相位切换将导致延迟分频器10的输入信号的一个完整周期。
波形Ip、Qp、In、Qn分别对应于第二2分频电路B的相位0°、90°、180°、270°，即，其周期T等于4*To，To为16/17分频器的输入信号的周期。如上所述，如果要通过16/17分频器来实现16分频，则没有周期滑移和相位切换发生，即，PSU的输出相应于4分频。然而，如果要实现17分频，则将发生相位切换。该切换按照固定顺序发生并且优选按照I、Q、nI、nQ的顺序，即0°、90°、180°、270°。因此，如果输入信号INi，即，Ip最初连接到相位选择单元PSU的输出，则输入信号Inq，即，Qp将被选择并形成相位选择单元PSU的输出。该切换一发生，就会在PSU的输出引入90°的额外延迟，其相应于16/17分频器的输入信号的一个周期，即，PSU的输出相应于5分频。换句话说，相位选择单元PSU向其输入信号引入延迟或额外的周期滑移。
图4示出图3中的相位选择单元PSU的电路图。该电路包括22个晶体管T1-T22以及四个电阻器R。该电路为下述逻辑码的具体实施OUT＝NC0·NC1·INi+NC0·C1·INni+C0·NC2·INnq+C0·C2·INq其中+、·、-分别表示OR、AND和NAND功能。
OUT表示相位选择单元PSU的输出信号，而INi、INni、INnq、INq表示相位选择单元PSU的四个输入信号。C0、C1和C2表示控制信号，而NC0、NC1和NC2表示其反相信号。信号C1在输入信号INi和INni之间选择，即在0°与180°之间选择。信号C2在INq与INnq之间选择，即在90°与270°之间选择。根据控制信号C1的选择结果为Pi，而控制信号C2的选择结果为Pq。控制信号C0在结果Pi与Pq之间选择。分别将输入信号INi输入到晶体管T17，将输入信号INni输入到晶体管T18，将输入信号INq输入到晶体管T20并将输入信号INnq输入到晶体管T19。在下一行晶体管中，即T9-T16，根据C1和C2的状态来进行选择，以便获得所选择的信号Pi、Pq。下一行晶体管、即T1-T8用于根据控制信号C0的状态选择两个选择信号Pi、Pq中的一个。
上述逻辑码包括为OR连接的四个分支。第一个分支通过晶体管T1、T9和T17来实现。第二个分支通过晶体管T1、T11和T18来实施。第三个分支通过晶体管T3、T13和T19来实施。第四个分支通过晶体管T3、T15和T20来实施。
通过电流切换来差分实施AND逻辑功能，即，第一分支NC0·NC1·INi。通过在电流域中差分切换输入来实施NAND逻辑。通过将NAND逻辑的输出电流加在负载R中来实施OR逻辑。这种实施的优点是由于电流域中的差分实施而导致速度提高。
图5示出图3中的相位选择单元PSU和重定时单元RTU的方框图。如上所述，重定时单元RTU通过第四和第五2分频电路D、E来实施。吞咽单元SU通过D锁存器DL来实施。D锁存器DL接收16/17分频器10的输出“out”作为数据输入而接收调制器信号“模”作为时钟输入。将D锁存器DL的输出信号Q、nQ输入到第五2分频电路E，该电路提供在相位上彼此相差90°的四个相位输出信号。其同相输出信号Ip、In构成控制信号C0、NC0。将其正交输出Qp、Qn输入到第四2分频电路D。第四2分频电路D的同相输出信号Ip、In构成控制信号C1、NC1，并且正交输出信号Qp、Qn构成控制信号C2、NC2。如上所述，将这三个控制信号C0、C1和C2输入到相位选择单元PSU，用于控制其中的相位选择。调制器脉冲表示应该发生的相位切换的数量。信号“out”表示相位选择单元PSU的在先状态，即，I、nI、Q、nQ。按照固定的顺序执行相位切换，即从I到Q，然后到nI和nQ，即，0°、90°、180°、270°。然而，其他顺序(alternativesequence)也是可能的。
图6示出分频器的时序图。最上面的波形，即VT(div_out)对应于分频器的输出。最下面的三个波形，即VT(C0)、VT(C1)、VT(C2)分别对应于控制信号C2、C1、C0。波形VT(mod_enable)对应于重定时单元RTU的D锁存器DL的调制器输入“模”。波形VT(out)对应于相位选择单元PSU的输出。波形VT(out16)对应于第七2分频电路F的输出，即，16/17分频器10的输出。
通过控制信号C0、C1、C2的波形，可以看出，C2的波形相对于C 1的波形移动90°，因为C1和C2分别对应于第四2分频电路D的同相输出和正交输出。由于第四2分频电路D的另一次2分频操作，而使信号C1、C2的周期是信号C0的周期的两倍在。
总之，不是使用4/5分频器作为基础，而是选择单个的固定16/17频率分频器，其后跟随有可编程5阶整数2分频器，即利用5位进行控制。优点是相位选择器之后的模块现在仅需要产生信号/2、/4、/8、/16和/32。原则上，32/33分频器可以与4阶整数2分频器结合进行这一工作，然而32/33(而且16/17分频器)在它们的输入端在5GHz下工作，这使得难以实现32/33分频器。需要包括最终的D触发器的同步器来执行时间同步。同步器和D触发器产生最终的输出信号，即被处在512和544之间的任意整数分频的输入信号，并实现同步脉冲以对电路进行重新计时并消除由锁存器引起的延迟。
应该注意的是，上述实施例只是对本发明进行举例说明而不限制本发明，本领域技术人员可以在不脱离所附权利要求的范围的情况下设计出很多可选实施例。在权利要求书中，不应该把放在括号之间的任何参考标记认作是对权利要求的限制。词“包括”不排除还存在权利要求中所列之外的其他元件或步骤。在元件前面的词“一个”不排除多个这种元件的存在。在列举几个装置的器件权利要求中，这些装置中的几个可以由一个且同类的硬件来实施。在相互不同的从属权利要求中列举特定措施的简单事实并不表示这些措施的组合使用不能带来优点。
此外，不应该把权利要求中的任何参考标记认作是对权利要求的范围的限制。
权利要求
1.一种相位切换双模除频器，包括双模分频器(10)，其包括第一和第二2分频电路(A；B)，其中所述第二2分频电路(B)耦合到所述第一2分频电路(A)的输出，并且至少所述第二2分频电路(B)包括各自相隔90°的四个相位输出(Ip、In、Qp、Qn；INi、INni、INq、INnq)；相位选择单元(PSU)，用于选择所述第二2分频电路(B)的所述四个相位输出(Ip、In、Qp、Qn；INi、INni、INq、INnq)中的一个；相位控制单元(RTU)，用于向所述相位选择单元(PSU)提供控制信号(C0、NC0；C1、NC1；C2、NC2)，其中所述相位选择单元(PSU)根据所述控制信号(C0、NC0；C1、NC1；C2、NC2)来执行所述四个相位输出(Ip、In、Qp、Qn；INi、INni、INq、INnq)的选择；以及根据控制逻辑来实施所述相位选择单元(PSU)。
2.根据权利要求1所述的除频器，其中根据以下逻辑码来实施所述相位选择单元(PSU)的输出(OUT)OUT＝NC0·NC1·INi+NC0·C1·INni+C0·NC2·INnq+C0·C2·INq+、·、-分别表示OR、AND和NAND功能。
3.根据权利要求1或2所述的除频器，还包括耦合到所述相位选择单元(PSU)的输出的4分频电路(UA)，所述4分频电路(UA)包括第六和第七2分频电路(F、G)，各自具有相隔90°的四个相位输出(Ip、In、Qp、Qn)，所述第七2分频电路(G)耦合到所述第六2分频电路的正交输出(Qp、Qn)。
4.根据权利要求1、2或3所述的除频器，其中所述相位控制单元(RTU)包括第四和第五2分频电路(D、E)，各自具有相隔90°的四个相位输出(Ip、In、Qp、Qn)，所述第四和第五2分频电路(D、E)串联连接，所述第五2分频电路(E)的同相输出信号(Ip、In)相应于所述控制信号(C0)，所述第四2分频电路(D)的同相输出信号(Ip、In)相应于所述控制信号(C1)，所述第四2分频电路(D)的正交相位输出信号(Qp、Qn)相应于所述控制信号(C2)。
5.根据权利要求4所述的除频器，其中所述相位控制单元(RTU)还包括耦合到所述第五2分频电路(E)的输入的D锁存器(DL)，所述D锁存器(DL)接收所述第七2分频电路(G)的同相输出(Ip、In)的在先状态和表示相位切换数量的信号(模)作为输入信号。
6.根据权利要求1所述的除频器，其中所述双模分频器(10)为16/17分频器。
7.根据权利要求1所述的除频器，还包括耦合到所述双模分频器(10)的同步环路，其用于对所述双模分频器(10)进行重新计时。
8.包括根据权利要求1至7中任一项所述的除频器的频率合成器。
全文摘要
提供一种具有双模分频器的相位切换双模除频器。所述分频器包括第一和第二2分频电路(A；B)，其中所述第二2分频电路(B)耦合到所述第一2分频电路(A)的输出，并且至少所述第二2分频电路(B)包括各自相隔90°的四个相位输出。提供相位选择单元(PSU)，用于选择第二2分频电路(B)的四个相位输出(I
文档编号H03K23/66GK1864333SQ200480028700
公开日2006年11月15日 申请日期2004年9月28日 优先权日2003年10月1日
发明者多米尼克斯·M·W·利纳特斯, 内纳德·帕夫洛维茨, 科坦·米斯特里 申请人:皇家飞利浦电子股份有限公司