专利名称：用于时钟信号同步的系统和方法
技术领域：
本发明一般涉及用于信号同步的系统和方法，更具体地，涉及用于在数据通信中将振荡器的时钟信号锁定到数据流的系统和方法。
背景技术：
常规的数据通信电路需要精确定时部件以给经由信号传输总线连接到主机的外部设备提供参考频率时钟信号。这种通信电路中的精确定时部件通常包括晶体振荡元件。基于内部的定时器调整晶体振荡元件的时钟信号以使时钟信号与来自主机的输入数据流匹配。通常，定时器中的锁相回路(phase lock loop，缩写为PLL)或延时锁定回路(delay lock loop，缩写为DLL)具有通过数据修整(datatraining)、相移、相位选择等来调整和锁定时钟信号的功能。晶体振荡器很昂贵。基于内部的定时器通常需要长修整序列来调整PLL或DLL，这种长修整序列可能不适用于现代应用，诸如通用串行总线(USB)应用。
另一种用于将时钟信号锁定到输入数据流的方法包括由电流控制振荡器(ICO)或电压控制振荡器(VCO)生成时钟信号，分析至少两个周期中的输入数据流的速率以生成两个或多个控制信号，然后响应于控制信号调整时钟信号的频率。调整时钟信号的频率以模拟方式操作，并且一般包括至少两个步骤粗调步骤以及随后的微调步骤。ICO或VCO是需要大芯片面积的特定用途集成电路(ASIC)，所以增加了通信电路的成本。该模拟多步骤调整过程缓慢且复杂。模拟调整电路的性能易受过程和温度变化的影响。可能需要复杂的处理和电路方案来减少变化和提高调整过程的性能和可靠性。
因此，拥有一个节约成本的系统和一个用于使时钟信号与数据信号同步的过程将是有利的。人们期望系统简单且硅区域高效。人们还期望同步过程快速且可靠。系统和过程不易受芯片制造过程和操作条件的变化的影响也是有利的。
图1是示出根据本发明的时钟信号同步系统的结构图；图2是示出根据本发明的通用串行总线通信协议中令牌包(token packet)的时序图；图3是示出根据本发明的用于数字化地分析信息包(packet)的过程的流程图；以及图4是示出根据本发明的用于数字化地使时钟信号与信息包同步的过程的流程图。
具体实施例方式
下面参照附图描述本发明的多个实施例，附图中用相同参考标号表示图中相似结构或功能的部分。应该注意，附图的目的仅仅是帮助描述本发明的优选实施例。它们的目的不是无遗漏地描述本发明或对本发明的范围加以限制。
图1是示出根据本发明的精确定时部件或时钟信号同步系统101的结构图。举例来说，图1示出系统101是通用串行总线(USB)设备100的一部分且用于生成与从主机(图1中未示出)经由USB总线110接收到的信息包同步的时钟信号。在图1中，元件102表示USB设备100的不同于时钟信号同步系统101的部分。元件102，其也被称作数据处理元件，可以包括USB控制电路和USB设备100的其它部件。USB控制电路，其有时也被称作USB驱动器，用于控制在主机与外部或从属设备(例如USB设备100)之间经由USB总线110的数据传送。
USB设备100可以是经由USB总线110与主机通信的任何类型的设备。USB设备100的例子包括但不局限于用于移动在主计算机屏幕上的光标和向主计算机发出命令的USB鼠标、USB存储设备(例如，USB硬盘驱动器、USB CD-ROM、USB可重写CD、USB可重写DVD、USB闪速存储器等)、USB多媒体设备(例如，USB CD播放器、USB DVD播放器、USB MP3播放器等)。USB总线110连接在USB设备100与主机或主设备之间。如本技术领域所公知的，USB总线110包括四条导线或电线，其中两条是数据传输(D+)线112和互补数据传输(D-)线114，另两条是电源线115和地线117。根据本发明的一实施例，时钟信号同步系统101构建在实现USB设备100的部分或全部功能的集成电路芯片上。
时钟信号同步系统101包括用作参考信号发生器的振荡器103、数据序列分析器104、以及同步时钟信号发生器105。根据本发明，振荡器103提供参考频率信号给数据序列分析器104和同步时钟信号发生器105。数据序列分析器104识别和分析输入数据流以及生成数字控制信号。响应于来自数据序列分析器104的数字控制信号和来自振荡器103的参考频率信号，时钟信号发生器105生成与输入数据流同步或锁定到输入数据流的时钟信号。在一具体实施例中，信号发生器105包括如图1所示的计数器106和108。下文将参照图3和图4描述根据本发明的优选实施例的数据信号序列分析器104和同步时钟信号发生器105的操作。
根据本发明的优选实施例，振荡器103是生成固定频率信号的阻容(RC)振荡器。与其它类型的振荡电路诸如晶体振荡器、ICO、VCO等相比，RC振荡器103简单且便宜。而且，RC振荡器103足迹(foot print)很小，即它的硅区域很高效。应该提到，虽然振荡器103此处被描述为RC振荡器，但目的不是为了对本发明的范围进行限制。根据本发明，其它类型的时钟源，例如，另一芯片上的时钟、晶体振荡器、陶瓷振荡器、ICO、VCO等也可以作为系统101中的振荡器103。
图2是示出根据本发明的USB通信协议中令牌包200的时序图。举例来说，图2示出根据USB 1.1版本协议在低速数据传输过程中令牌包的前十位。对于USB 1.1版本协议中全速数据传输，D+和D-线上的电压电平与图2所示的电压电平相反。令牌包200的前八位形成同步(sync)字段，最后两位是令牌包200的信息包标识符(pid)字段部分。
D+线上的令牌包200的前十位是1010101110。图2还示出对应于这样数值的波210。波210中的沿代表令牌包200中位值的变化。波210的上升沿201、203、205、和207对应D+线上从低到高变化的电压电平或从0到1变化的位值。同样地，波210的下降沿202、204、206、和208对应D+线上从高到低变化的电压电平或从1到0变化的位值。在主机传送令牌包200之前，USB设备100处于空闲状态，其中，D+线上的电压为对应于0位值的低电平，以及D-线上的电压为对应于1位值的高电平。波210中的上升沿201指示令牌包200的到来。
图3是示出根据本发明的用于数字化地分析信息包的过程300的流程图。举例来说，可以在数据序列分析器104中执行数据分析过程300，为如图1所示时钟信号发生器105生成数字控制信号。
同时参照图1、图2和图3，当第一次加电时，元件102传送复位信号给数据序列分析器104和同步时钟信号发生器105。在USB协议中，通过设置D+和D-线上电压电平都为低持续预定周期例如10毫秒(ms)来表示复位信号。响应于复位信号，数据序列分析器104在步骤301进行初始化。一旦完成初始化，数据序列分析器104就将数字控制信号设置为预定的初始值。根据一具体实施例，数字控制信号有八位，预定的初始值为128。
在随后的步骤302中，数据序列分析器104检测信息包结束(EOP)信号。根据本发明的一具体实施例，EOP由USB总线上D+和D-线上的电压电平在预定周期内例如等于或大于一位周期的周期内都保持为低来指示。在EOP信号之后，USB总线一般进入空闲状态，等待主机发出信息包。
当处于空闲状态时，在步骤303中数据序列分析器104检测输入包(incoming packet)。根据本发明的优选实施例，输入包的开始由USB总线的D+和D-线上电压电平的变化来指示。例如，波200中的上升沿201(图2所示)表示D+线中电压电平从低到高的变化以及指示输入包。
在检测到输入包之后，在步骤304中数据序列分析器104试图识别信息包的类型。特别地，在步骤304中数据序列分析器104验证输入包是否是令牌包。在本发明的一具体实施例中，数据序列分析器104响应信息包满足三个预置条件，来识别输入包为令牌包。第一个条件是在表示D+线上的电压电平的波210中，第一下降沿(图2中的沿202)与第二上升沿(图2中的沿203)之间的持续时间或区间大致等于沿203与第二下降沿(沿204)之间的持续时间或区间。第二个条件是在波210中，第一下降沿(沿202)与第二下降沿(沿204)之间的持续时间大致等于沿204与第三下降沿(沿206)之间的持续时间。第三个条件是在波210中，第一下降沿(沿202)与第三下降沿(沿206)之间的持续时间大致等于沿206与第四下降沿(沿208)之间的持续时间。根据本发明，任何定时信号均可以用于测量持续时间。例如，在本发明的优选实施例中，使用来自RC振荡器103的参考频率信号用于时间测量。一般而言，参考频率信号的频率越高，时间测量将越精确。根据一优选实施例，如果两个持续时间之间的差少于大约百分之十(10％)，则认为它们大致相等。根据另一优选实施例，如果两个持续时间之间的差少于大约百分之五(5％)，则认为它们大致相等。其它的标准属于本发明的精神之内，也属于本发明的范围之内。
根据本发明的一实施例，使用来自RC振荡器103的参考频率信号用于在过程300中测量时间和验证条件。应该明白过程300不局限于使用此处所述的参照步骤304的条件来识别输入包。也可使用其它的方案用于识别输入包。优选地，信息包识别不依赖对应于信息包的波的第一沿，例如图2中的沿201，这是因为信息包的第一沿常常是不稳定的。
响应于输入包不是令牌包，则过程300返回到步骤303，并等待随后的输入包。如果输入包被识别为令牌包，则过程300前进到步骤305。在步骤305中，过程300给数字控制信号分配值。根据本发明的一具体实施例，过程300分配的值等于由RC振荡器103在令牌包的波210中的第一下降沿(沿202)与第四下降沿(沿208)之间的区间持续时间中生成的参考频率信号的周期数。该时间区间等于令牌包的位周期的八倍。特别地，该时间区间占从令牌包200的第二位的开始到第十位的开始的持续时间。在下文参照图4所述的时钟信号同步过程400中，该分配值用于生成与输入包同步的时钟信号。根据数字控制信号如何用于生成同步时钟信号，数据分析过程300在步骤305中可以给数字控制信号分配不同的值。分配值优选地表示输入包的数据率与参考频率信号之间的关系。另外，分配值优选地不依赖于第一沿(例如波210中的沿201)的时间，这是因为它可能是不稳定的。
在给数字控制信号分配值之后，过程300返回到步骤302并等待新输入包。响应于新输入包，过程300重复步骤303、304和305，以识别信息包，以及响应于信息包为令牌包，则给数字控制信号分配值。根据本说明书的优选实施例，数字控制信号用于使时钟信号与数据流同步或锁定到数据流。
图4是示出根据本发明的用于数字化地使时钟信号与信息包同步的过程400的流程图。举例来说，可以在同步时钟信号发生器105中执行过程400，以生成锁定到经由图1所示USB总线110从主机发送的数据流的时钟信号。根据本发明的一实施例，过程400通过使用数据序列分析器104的数字控制信号计算RC振荡器103的参考频率信号的周期数，来数字化地生成与数据流中的信息包同步的时钟信号。在本发明的优选实施例中，在加电之后启动过程400。一旦启动，就在步骤402中，响应于来自元件102的复位信号，将同步时钟信号发生器105(图1所示)中的计数器106和108初始化且设置为零。初始化之后，从检测位值变化的步骤403开始重复执行过程400，如图4所示和下文所述。在一优选实施例中，过程400的周期时间等于RC振荡器103上生成的参考频率信号的周期。参考频率信号的频率越高将导致每个单位时间的周期越多和同步越精确。
在RC振荡器103的参考信号的每一周期的开始，过程400在步骤403中检查元件102上的信号电平，以查看USB设备100是否正接收或等待来自主机的信息包。如果USB设备100正接收或等待主机的信息包，则过程400检测在USB总线110中D+或D-线上的电压电平是否有变化。当USB设备正从主机接收数据流时电压电平中的变化表明输入数据流中位值的变化。被检测的位可以是令牌包中的位或数据流中令牌包之后的任何其它信息包中的位。响应于检测到电压电平的变化，过程400在步骤404中生成同步时钟信号的周期的起始沿，例如上升沿。从而，使时钟信号中当前周期的起始沿与输入包中位周期的开始同步或锁定到输入包中位周期的开始。当在步骤404中生成同步时钟信号的起始沿之后，过程400返回到步骤402，计数器106和108复位到零。过程400准备好下一个周期。
电压电平不变表明位值不变。这可对应两种情况。第一种情况是从过程400的前一个周期开始的时间推移不等于输入包的一位或多位的持续时间，这是因为输入包中的连续位可能有相同的位值。第二种情况是USB设备100正发送输出数据流给主机。响应于此，计数器106和108的计数在步骤406中加一。在随后的步骤407中，过程400检查计数器106的计数C106是否满足等式(1)C106＝D×N/8 (1)在等式(1)中，D是上面参照图3所述的过程300中生成的数字控制信号的值，N是正整数。
不满足等式(1)的计数C106表明从同步时钟信号的起始沿开始的时间推移不等于输入或输出数据流的位周期的倍数。响应于此，过程400在步骤409中检查同步时钟信号发生器105中计数器108的计数C108是否满足等式(2)C108＝D/16(2)
不满足等式(2)的计数C108表明从同步时钟信号的起始沿开始的时间推移不等于数据流的位周期的一半。响应于此，过程400返回到步骤403以进行下一个周期。如果计数C108满足等式(2)，则意味着从同步时钟信号的起始沿开始的时间推移等于信息包的位周期的一半。响应这种情况，过程400在步骤412为同步时钟信号的当前周期生成中间沿，例如下降沿。从而，使时钟信号中周期的中间沿与信息包中位周期的中点同步或锁定到信息包中位周期的中点。在生成同步时钟信号的中间沿之后，过程400返回到步骤403以进行下一个周期。在另一实施例中，过程400包括可选的步骤当在步骤412中为同步时钟信号的当前周期生成中间沿之后以及在返回到步骤403以进行下一个周期之前，将计数器108的计数C108复位为零。
回过来参照步骤407，满足等式(1)的计数C106表明从同步时钟信号的起始沿开始的时间推移等于输入或输出数据流的位周期的倍数。响应于此，过程400在步骤414为同步时钟信号的当前周期生成结束沿，例如另一上升沿。同步时钟信号的当前周期的结束沿也用作同步时钟信号的下一个周期的起始沿。另外，计数器108的计数C108在步骤414中复位为零。随后在步骤415中，过程400验证计数C106是否满足等式(3)C106＝D (3)当已经满足了等式(1)时，计数C106不满足等式(3)则表明从同步时钟信号的起始沿开始的时间推移不等于数据流的位周期的八倍。响应这种情况，过程400返回到步骤403以进行下一个周期。如果C106满足等式(3)，则从同步时钟信号的起始沿开始的时间推移等于输入数据流的位周期的八倍。响应于此，过程400返回到开始步骤402并将计数器106和108复位为零。在步骤402之后，时钟信号同步过程400前进到步骤403为八位周期的下一周期而重复。
应该明白，根据本发明，同步时钟信号不局限于由上述的过程来生成。例如，步骤409不局限于验证计数C108是否满足等式(2)。在另外的实施例中，过程400在步骤409中可以验证数计数器106的计数C106是否满足等式(4)C106＝D×M/16 (4)或等式(5)C106＝D×(2M+1)/16(5)在等式(4)和(5)中，M表示整数。在这些可选的实施例中，同步时钟信号发生器105仅仅需要一个计数器，例如计数器106。
另外，上面参照图3所述的过程300不局限于将数字控制信号的值D设置为由振荡器103在等于输入令牌包的八个位周期的持续时间内所生成的参考频率信号的周期数。可将数字控制信号的值D设置为等于由振荡器103在等于输入令牌包的任意数量的位周期的持续时间内所生成的参考频率信号的周期数。一般地，大值D优选地用于高精度的同步。如上面参照图2和图3所述，时间的开始优选地不对应第一位的开始，这是因为它可能不稳定。限制持续时间的结束使得其不超过令牌包的第十位也是优选的。这是因为令牌包的前十位被预定并且在USB协议中容易识别。因此，八位周期的持续时间由于它的大D值、容易识别、以及容易对是二、四、八、十六等的倍数的数进行二进制操作，从而是优选的。
此处所述的过程400中生成的同步时钟信号被锁定到USB设备100的元件102上的数据流。同步时钟信号能够使元件102适当地实施以下功能，诸如从主机读取数据、记录和处理数据、向主机发送数据和命令等。如上面所指出的，USB设备100可以是USB鼠标、USB DVD播放器、USB MP3播放器、USB可重写光学存储器、USB硬盘驱动器、USB闪速存储器、打印机等。同步时钟信号使元件能够实施多种功能。应该明白，根据本发明的时钟信号同步系统或过程可以用于任何数字数据传输装置。USB设备100仅仅是用于解释目的的例子。
到现在应该理解已提供了用于使时钟信号与数据信号同步或锁定到数据信号的系统和过程。根据本发明的同步系统可以包括简单且节约成本的RC振荡器和简单的数字电路。这种系统具有芯片尺寸小、操作可靠和成本高效的性质。根据本发明的同步过程涉及数字操作可以在仅一次信号交换中实现。所以，它简单、快速、可靠以及不易受芯片制造过程和操作条件的变化的影响。
虽然上面已描述了本发明的具体实施例，但是它们目的不是对本发明的范围加以限制。本发明包括那些对本领域技术人员来说是显而易见的对所述实施例的更改和变化。例如，虽然本说明书结合用于低速信号传输的USB协议来描述同步过程，但本发明也包括各种速度的各种数据传输协议中的时钟信号同步系统和过程。
权利要求
1.一种用于使时钟信号与数据流同步的方法，包括以下步骤生成参考信号；生成数值，其等于所述参考信号在包括所述数据流中的信息包中预定数量的位周期的持续时间内的周期数；通过由所述数值和所述预定数量计算所述参考信号在所述数据流的位周期内的周期数，来生成与所述数据流同步的时钟信号。
2.根据权利要求1所述的方法，所述生成参考信号的步骤包括使用阻容振荡器来生成振荡信号。
3.根据权利要求1所述的方法，所述生成数值的步骤包括生成等于所述参考信号在占所述数据流中的所述信息包中八位周期的持续时间内的所述周期数的所述数值。
4.根据权利要求3所述的方法，所述生成数值的步骤包括生成等于所述参考信号在所述数据流中的所述信息包中从第二位的开始到第十位的开始的持续时间内的所述周期数的所述数值。
5.根据权利要求1所述的方法，所述生成数值的步骤包括根据通用串行总线协议识别所述数据流中的所述信息包为令牌包的步骤。
6.根据权利要求5所述的方法，所述识别所述信息包为令牌包的步骤包括分析所述信息包的前十位的步骤。
7.根据权利要求6所述的方法，所述分析所述信息包的前十位的步骤包括分析在通用串行总线数据传输线上的电压电平。
8.根据权利要求5所述的方法，所述识别所述信息包为令牌包的步骤还包括比较表示所述信息包中位值变化的波中的多个区间的步骤。
9.根据权利要求8所述的方法，所述比较波中多个区间的步骤包括以下步骤验证第一类型的第一沿与第二类型的第二沿之间的区间是否大致等于所述第二类型的所述第二沿与所述第一类型的第二沿之间的区间；验证所述第一类型的所述第一沿与所述第一类型的所述第二沿之间的区间是否大致等于所述第一类型的所述第二沿与所述第一类型的第三沿之间的区间；以及验证所述第一类型的所述第一沿与所述第一类型的所述第三沿之间的区间是否大致等于所述第一类型的所述第三沿与所述第一类型的第四沿之间的区间。
10.根据权利要求9所述的方法，其中，两个彼此大致相等的时间区间包括两个相差少于百分之十的时间区间。
11.根据权利要求1所述的方法，所述生成时钟信号的步骤包括以下步骤设置计数为零；检测所述数据流中的位值的变化；响应于所述位值的变化为所述时钟信号的周期生成第一沿；以及设置所述计数为零；响应于所述位值不变将所述计数加一；响应于所述计数等于所述数值，设置所述计数为零；响应于所述计数等于所述数值的奇数倍除以所述预定数量的两倍，为所述时钟信号的所述周期生成第二沿；以及响应于所述计数等于所述数值的倍数除以所述预定数量，为所述时钟信号的所述周期生成第三沿；以及返回到所述检测位值的变化的步骤。
12.根据权利要求11所述的方法，其中所述为所述时钟信号的周期生成第一沿的步骤包括生成所述时钟信号的上升沿；所述为所述时钟信号的所述周期生成第二沿的步骤包括生成所述时钟信号的下降沿；以及所述为所述时钟信号的所述周期生成第三沿的步骤包括生成所述时钟信号的上升沿。
13.根据权利要求11所述的方法，所述检测所述数据流中的位值的变化的步骤包括检测在根据通用串行总线协议的所述数据流中在令牌包之后的信息包中的所述位值的变化。
14.根据权利要求1所述的方法，所述生成时钟信号的步骤包括以下步骤设置第一计数和第二计数为零；检测所述数据流中的位值变化；响应于检测到所述位值变化，生成所述时钟信号的第一沿，并设置所述第一计数和所述第二计数为零；响应于未检测到所述位值变化将所述第一计数加一，以及将所述第二计数加一；响应于所述第二计数等于所述数值除以所述预定数量的两倍，生成所述时钟信号的第二沿；响应于所述第一计数等于所述数值的倍数除以所述预定数量，生成所述时钟信号的第三沿，以及设置所述第二计数为零；以及响应于所述第一计数等于所述数值，设置所述第一计数和所述第二计数为零；以及返回到所述检测位值变化的步骤。
15.根据权利要求14所述的方法，其中所述生成所述时钟信号的第一沿的步骤包括为所述时钟信号的周期生成起始沿；所述生成所述时钟信号的第二沿的步骤包括为所述时钟信号的所述周期生成中间沿；以及所述生成所述时钟信号的第三沿的步骤包括为所述时钟信号的所述周期生成结束沿。
16.根据权利要求15所述的方法，为所述时钟信号的所述周期生成结束沿还包括为所述时钟信号的随后周期生成起始沿。
17.根据权利要求1所述的方法，所述生成时钟信号的步骤包括以下步骤将计数复位为零；检测所述数据流中的位值的变化；响应于所述位值的变化生成所述时钟信号的起始沿；以及返回到所述将计数复位为零的步骤；以及响应于所述位值不变将所述计数加一；响应于所述计数等于所述数值的倍数除以所述预定数量生成所述时钟信号的结束沿；响应于所述计数等于所述数值，返回到所述将计数复位为零的步骤；以及返回到所述检测位值的变化的步骤；响应于所述计数等于所述数值的倍数除以所述预定数量的两倍生成所述时钟信号的中间沿；以及返回到所述检测位值的变化的步骤；以及返回到所述检测位值的变化的步骤。
18.根据权利要求17所述的方法，所述检测所述数据流中的位值的变化的步骤包括检测所述数据流中接着令牌包之后的随后的信息包中的所述位值。
19.根据权利要求17所述的方法，其中所述生成所述时钟信号的起始沿的步骤包括生成所述时钟信号的上升沿；所述生成所述时钟信号的中间沿的步骤包括生成所述时钟信号的下降沿；以及所述生成所述时钟信号的结束沿的步骤包括生成所述时钟信号的上升沿。
20.根据权利要求17所述的方法，所述生成所述时钟信号的结束沿的步骤包括为所述时钟信号的当前周期生成所述结束沿以及为所述时钟信号的随后的周期生成起始沿。
21.一种时钟信号同步系统(101)，包括数据输入总线(110)；参考信号发生器(103)，用于生成固定频率信号；数字数据分析器(104)，其连接到所述数据输入总线(110)和连接到所述参考信号发生器(103)，所述数字数据分析器(104)用于生成数值，所述数值等于所述参考信号发生器(103)的所述固定频率信号在占所述数据输入总线(110)上的数据流中的信息包中预定数量的位周期的持续时间内的周期数；以及数字同步时钟信号发生器(105)，其连接到所述数据输入总线(110)、连接到所述参考信号发生器(103)、以及连接到所述数字数据分析器(104)，所述数字同步时钟信号发生器(105)用于响应于所述数字数据分析器(104)的所述数值，生成与所述数据流同步的时钟信号。
22.根据权利要求21所述的时钟信号同步系统(101)，所述数字同步时钟信号发生器(105)包括计数器(106)，用于以等于所述参考信号发生器(103)的所述固定频率信号的频率的速率计数。
23.根据权利要求22所述的时钟信号同步系统(101)，其中，所述数字同步时钟信号发生器(105)用于通过执行包括以下步骤的同步方法来生成所述时钟信号设置所述计数器(106)的计数为零；检测所述数据流中的位值的变化；响应于所述位值的变化为所述时钟信号的周期生成第一沿；以及设置所述计数为零；响应于所述位值不变将所述计数加一；响应于所述计数等于所述数值，设置所述计数为零；响应于所述计数等于所述数值的奇数倍除以所述预定数量的两倍，为所述时钟信号的所述周期生成第二沿；以及响应于所述计数等于所述数值的倍数除以所述预定数量，为所述时钟信号的所述周期生成第三沿；以及返回到所述检测位值的变化的步骤。
24.根据权利要求22所述的时钟信号同步系统(101)，其中，所述数字同步时钟信号发生器(105)用于通过执行包括以下步骤的同步方法来生成所述时钟信号设置所述计数器(106)的计数为零；检测所述数据流中的位值的变化；响应于所述位值的变化生成所述时钟信号的起始沿；以及返回到所述将所述计数器(106)的计数设置为零的步骤；以及响应于所述位值不变将所述计数加一；响应于所述计数等于所述数值的倍数除以所述预定数量生成所述时钟信号的结束沿；响应于所述计数等于所述数值，返回到所述将所述计数器(106)的计数设置为零的步骤；以及返回到所述检测所述数据流中的位值的变化的步骤；响应于所述计数等于所述数值的倍数除以所述预定数量的两倍，生成所述时钟信号的中间沿；以及返回到所述检测所述数据流中的位值的变化的步骤。
25.根据权利要求22所述的时钟信号同步系统(101)，其中，所述数字同步时钟信号发生器(105)还包括第二计数器(108)，以及用于通过执行包括以下步骤的同步方法来生成所述时钟信号设置所述计数器(106)的第一计数为零；设置所述第二计数器(108)的第二计数为零；检测所述数据流中的位值变化；响应于检测到所述位值变化，生成所述时钟信号的第一沿，以及设置所述第一计数和所述第二计数为零；响应于未检测到所述位值变化将所述第一计数加一，以及将所述第二计数加一；响应于所述第二计数等于所述数值除以所述预定数量的两倍，生成所述时钟信号的第二沿；响应于所述第一计数等于所述数值的倍数除以所述预定数量，生成所述时钟信号的第三沿，以及设置所述第二计数为零；以及响应于所述第一计数等于所述数值，设置所述第一计数和所述第二计数为零；以及返回到所述检测位值变化的步骤。
26.一种用于从主机接收数据和向主机发送数据的设备(100)，包括连接到所述主机的数据处理元件(102)；以及数字同步单元(101)，其包括振荡器(103)；数字数据分析器(104)，其连接到所述数据处理元件(102)和连接到所述振荡器(103)，所述数字数据分析器(104)用于生成控制信号，所述控制信号的值等于所述振荡器(103)的固定频率信号在占所述数据处理元件(102)上所述数据流中的信息包中预定数量的位周期的持续时间内的周期数；以及数字同步时钟信号发生器(105)，其连接到所述数据处理元件(102)、连接到所述振荡器(103)、以及连接到所述数字数据分析器(104)，所述数字同步时钟信号发生器(105)用于响应于所述控制信号，生成与所述数据流同步的时钟信号。
27.根据权利要求26所述的设备(100)，其中所述数据处理元件(102)用于移动经由通用串行总线连接到其上的主计算机的屏幕上的光标，以及向所述主计算机发出命令。
28.根据权利要求27所述的设备(100)，其中所述数字同步时钟信号发生器(105)包括计数器(106)，以及用于通过执行同步方法来生成所述时钟信号，所述同步方法包括以下步骤设置所述计数器(106)的计数为零；检测所述数据流中的位值的变化；响应于所述位值的变化为所述时钟信号的周期生成第一沿；以及设置所述计数为零；响应于所述位值不变将所述计数加一；响应于所述计数等于所述控制信号的所述值，设置所述计数为零；响应于所述计数等于所述控制信号的所述值的奇数倍除以所述预定数量的两倍，为所述时钟信号的所述周期生成第二沿；以及响应于所述计数等于所述控制信号的所述值的倍数除以所述预定数量，为所述时钟信号的所述周期生成第三沿；以及返回到所述检测位值的变化的步骤。
29.根据权利要求27所述的设备(100)，其中，所述数字同步时钟信号发生器(105)包括计数器(106)，以及用于通过执行同步方法来生成所述时钟信号，所述同步方法包括以下步骤设置所述计数器(106)的计数为零；检测所述数据流中的位值的变化；响应于所述位值的变化生成所述时钟信号的起始沿；以及返回到所述设置所述计数器(106)的计数为零的步骤；以及响应于所述位值不变将所述计数加一；响应于所述计数等于所述控制信号的所述值的倍数除以所述预定数量生成所述时钟信号的结束沿；响应于所述计数等于所述控制信号的所述值，返回到所述设置所述计数器(106)的计数为零的步骤；以及返回到所述检测位值的变化的步骤；响应于所述计数等于所述控制信号的所述值的倍数除以所述预定数量的两倍，生成所述时钟信号的中间沿；以及返回到所述检测位值的变化的步骤。
30.根据权利要求27所述的设备(100)，其中所述数字同步时钟信号发生器(105)包括第一计数器(106)和第二计数器(108)，以及用于通过执行同步方法来生成所述时钟信号，所述同步方法包括以下步骤设置所述第一计数器(106)的第一计数为零；设置所述第二计数器(108)的第二计数为零；检测所述数据流中的位值变化；响应于检测到所述位值变化生成所述时钟信号的第一沿；设置所述第一计数器(106)的第一计数；以及设置所述第二计数器(108)的第二计数为零；响应于未检测到所述位值变化将所述第一计数器(106)的所述第一计数加一；将所述第二计数器(108)的所述第二计数加一；响应于所述第二计数等于所述控制信号的所述值除以所述预定数量的两倍生成时钟信号的第二沿；响应于所述第一计数等于所述控制信号的所述值的倍数除以所述预定数量生成所述时钟信号的第三沿；以及设置所述第二计数器(108)的所述第二计数为零；响应于所述第一计数等于所述控制信号的所述值设置所述第一计数器(106)的所述第一计数为零；以及设置所述第二计数器(108)的所述第二计数为零；以及返回到所述检测位值变化的步骤。
全文摘要
本发明公开了一种用于时钟信号同步的系统(101)，其包括数据分析器(104)以及连接到RC振荡器(103)的同步时钟信号发生器(105)。数据分析器(104)生成数字控制信号，该数字控制信号表示RC振荡器(103)的参考信号在输入令牌包的八位周期中的周期数。同步信号时钟发生器(105)使用数字控制信号来将时钟信号锁定到与令牌包具有相同位速率的信息包。
文档编号H03L7/06GK1947339SQ200480042928
公开日2007年4月11日 申请日期2004年12月13日 优先权日2004年12月13日
发明者马青江, 高勇, 任永青 申请人:埃派克森微电子有限公司