专利名称：用于产生内部时钟信号的装置的制作方法
技术领域：
本发明涉及一种产生用于同步半导体存储设备(例如，同步DRAM)的内部时钟信号的装置，并且尤其涉及一种用于产生与外部应用系统时钟信号同步的内部时钟信号的装置。
背景技术：
通常，同步半导体存储设备产生响应于系统时钟的内部时钟信号。内部时钟信号是一种基准信号，用于控制所有的操作以便在被选择的存储设备中写入或从存储设备读出数据。为了产生内部时钟信号，同步半导体存储设备采用了时钟缓冲器，所述时钟缓冲器响应外部应用系统时钟信号。通过利用这样的时钟缓冲器，系统时钟信号与内部时钟信号不具有相同的相差。因此，对于应用于存储器芯片的系统时钟信号，芯片的内部操作按这样的相差延迟。
用于消除相差的方法包括使用锁相环或者延迟锁定环的时钟恢复。但是，使用锁相环或者延迟锁定环，需要特定数量的时间产生内部时钟，因此甚至当设备不操作(也就是，设备在待机模式中)时增加总待机电流。
减少时钟相位差并且产生完全与外部系统时钟信号同步的内部时钟信号的另一个方法是使用压控延迟线(voltage-controlled delay line)。压控延迟线可以是同步延迟线(SDL)电路，或者是同步镜像延迟(SMD)电路。
图1是传统SMD电路的示意性框图，图2是图1的SMD电路的延迟组50的详细框图。
图1所示的SMD电路包括输入缓冲器IBUF、延迟补偿电路DCC、向前延迟阵列FDA 10、镜像控制电路MCC 20、向后延迟阵列BDA 30以及输出缓冲器INTBUF。延迟组50包括FDA 10、镜像控制电路MCC 20以及向后延迟阵列BDA 30。图2示出了图1的延迟组50的详细框图，包括向前延迟阵列FDA 10的多个串联连接的延迟单元FD1至FDn、镜像控制电路MCC 20的多个相位检测器PD1至PDn、向后延迟阵列BDA 30的多个串联连接的延迟单元BD1至BDn以及仿真负载DL1至DLn40。
现在参考图1和图2，输入缓冲器IBUF接收外部时钟信号XCLK并且产生基准时钟信号PCLK。
延迟补偿电路DCC将来自输入缓冲器IBUF的基准时钟信号PCLK延迟预定时间‘d1’。
向前延迟阵列10包括多个串联连接的延迟单元FD1至FDn，并且产生多个延迟时钟信号POUTi，其中i＝1-n。向前延迟阵列10的延迟单元FD1至FDn处在镜像控制电路20的控制之下。每个延迟单元FD1至FDn都被设置为具有相同的延迟时间‘TCC-(d1+d2+d3)’。
镜像控制电路20包括多个相位检测器PD1至PDn，其中每个相位检测器都接收来自输入缓冲器的基准时钟信号以及来自向前延迟阵列10中的相应延迟单元FDi的延迟时钟信号FOUTi。每个相位检测器PDi检测基准时钟信号PCLK是否具有与延迟时钟信号FOUTi相同的相位。也就是，镜像控制电路20检测延迟时钟信号FOUTi，所述信号具有相对于来自输入缓冲器IBUF的基准时钟信号一个周期‘TCC’的相位差。这里，延迟时钟信号FOUTi延迟镜像控制电路20的延迟时间‘d3’，而成为延迟时钟信号MOUTi。
向后延迟阵列30包括多个串联连接的延迟单元BD1至BDn。各个延迟单元BDi被构造为具有与向前延迟阵列10的各自延迟单元相同的延迟时间‘TCC-(d1+d2+d3)’。
输出缓冲器INTBUF将向后延迟阵列30的时钟信号BOUT延迟延迟时间‘d2’，以便输出内部时钟信号ICLK。内部时钟信号ICLK具有与外部时钟信号XCLK相同的相位。
仿真负载40是额外提供的负载，使得向前延迟阵列10和镜像控制电路20具有与向后延迟阵列30和仿真负载40对称的结构。
参考图3，示出了图1的操作的时序图。当接收到外部施加的外部时钟信号XCLK时，输入缓冲器IBUF产生基准时钟信号PCLK。该基准时钟信号PCLK由输入缓冲器IBUF延迟延迟时间‘d1’。
随后，延迟补偿电路DCC将基准时钟信号PCLK延迟延迟时间‘d1+d2+d3’，其中延迟时间是输入缓冲器IBUF的延迟时间‘d1’、输出缓冲器INTBUF的延迟时间‘d2’以及镜像控制电路20的延迟时间‘d3’的总和。
来自延迟补偿电路DCC的延迟时钟信号DOUT被反馈给向前延迟阵列10。向前延迟阵列10利用延迟单元FD1至FDn顺序地延迟延迟时钟信号DOUT。向前延迟阵列10的延迟时间是‘TCC-(d1+d2+d3)’，其中TCC是外部时钟信号PCLK的周期。
镜像控制电路20比较基准时钟信号PCLK与多个延迟时钟信号FOUTi(i＝1-n)并且检测延迟时钟信号FOUTi，其中信号FOUTi具有与基准时钟信号PCLK相同的相位。也就是，镜像控制电路20检测相对于来自输入缓冲器IBUF的基准时钟信号PCLK延迟一个周期的时钟信号，也就是，具有与基准信号一个周期相位差的时钟信号FOUTi。
因此，被检测出的延迟时钟信号FOUTi通过向后延迟阵列30以及输出缓冲器INTBUF作为内部时钟信号ICLK输出。
用于获得内部时钟信号ICLK与外部时钟信号XCLK的同步所需要的总时间由以下等式给出T＝d1+(d1+d2+d3)+(TCC-(d1+d2+d3))+d3+(TCC-(d1+d2+d3))+d2＝2TCC在上述的等式中，‘d1’是输入缓冲器IBUF的延迟时间；‘d1+d2+d3’是延迟补偿电路DCC的延迟时间；‘TCC-(d1+d2+d3)是在应用到镜像控制电路20的基准时钟信号PCLK与通过向前延迟阵列10的时钟信号同步的时候，向前和向后阵列10和30的延迟时间；以及‘d2’是输出缓冲器INTBUF的延迟时间。
可以从上述的等式中看出，内部时钟信号ICLK在两个周期之后与外部时钟信号XCLK同步。也就是，如图3所示，内部时钟信号ICLK与相对于第n个外部时钟信号的第(n+2)个外部时钟信号XCLK同步。从而，与外部时钟信号XCLK同步的内部时钟信号ICLK在外部时钟信号XCLK输入之后产生两个周期。
美国专利申请No.6643219公开了如上面图1至3所示的一种SMD电路的例子。在这样的传统SMD电路中，由于当基准时钟信号应用于镜像控制电路中时的延迟单元的大负载容量，所以不能获得想要的延迟。
图4示出了在传统基准时钟信号中反馈给第一单元的相位检测器的基准时钟信号PCLK1，以及反馈给最后单元的相位检测器的基准时钟信号PCLK2。
如图4所示，在反馈给第一单元的相位检测器的基准时钟信号PCLK1与反馈给到最后单元的相位检测器的基准时钟信号之间是具有差别的。在时钟线上的负载容量引起基准时钟信号的失真或者延迟时间‘td’的延迟。
这意味着当内部时钟信号与基准时钟信号同步时，同步镜像控制电路的基准时钟信号的差异导致了错误。也就是，基准时钟信号被反馈给到镜像控制电路的各自相位检测器中，从而根据输入负载产生延迟时间，使得获得准确的同步变得困难。
发明内容
提供一种用于产生内部时钟信号的装置，该装置包括用于缓冲外部时钟信号以便输出第一基准时钟信号的输入缓冲器；用于延迟第一基准时钟信号的延迟补偿电路；向前延迟阵列，其包括多个延迟单元，所述延迟单元用于在向前方向顺续地延迟由延迟补偿电路输出的第一基准时钟信号，从而输出被延迟的时钟信号；多个局部时钟驱动器，用于响应于第一基准时钟信号将第二基准时钟信号应用到预定数量的相位检测器；镜像控制电路，其包括多个用于检测延迟时钟信号的相位检测器，其中该延迟信号与向前延迟阵列的延迟时钟信号中的第二基准时钟信号同步；向后延迟阵列，其包括多个延迟单元，所述延迟单元用于在向后方向顺续地延迟由镜像控制电路输出的第二延迟时钟信号，从而输出被延迟的时钟信号；以及用于缓冲向后延迟阵列的延迟时钟信号以产生内部时钟信号的输出缓冲器。
局部时钟驱动器包括两个串联连接的反相器。延迟补偿电路的延迟时间是两个局部时钟驱动器的延迟时间、输入缓冲器的延迟时间、输出缓冲器的延迟时间以及镜像控制电路的延迟时间的总和。向前延迟阵列以及向后延迟阵列的延迟时间是局部时钟驱动器的延迟时间、输入缓冲器的延迟时间、输出缓冲器的延迟时间以及镜像控制电路的延迟时间的和减去第一基准时钟信号的周期的整数倍。
在本发明的另一方面中，提供了一种用于产生内部时钟信号的装置，该装置包括多个用于检测与延迟时钟信号当中与基准时钟信号同步的延迟时钟信号的相位检测器，其中该延迟时钟信号通过将外部时钟信号延迟预定时间而产生；以及用于将基准时钟信号分别应用到预定数量的相位检测器的多个局部时钟驱动器。
局部时钟驱动器包括两个串联连接的反相器。外部时钟信号具有与基准时钟信号相同的周期。
上述结构能产生和外部时钟信号准确同步的内部时钟信号。
图1是用于产生内部时钟信号的传统装置的框图；图2是图1的特征部分的详细框图；图3是图1和图2的用于操作的定时图；图4是示出了基准时钟信号的延迟和失真的时序图；图5是用于根据本发明的示例性实施例产生内部时钟信号的一种装置的框图；图6是图5示出的延迟组的详细框图；图7是根据本发明的示例性实施例的局部时钟驱动器的电路图；以及图8是图5和图6的操作时序图。
具体实施例方式
图5是根据本发明的SMD电路的框图，以及图6是图5的SMD电路的延迟组500的详细框图。
图5的SMD电路示出了输入缓冲器IBUF、延迟补偿电路DCC、向前延迟阵列FDA 100、镜像控制电路MCC 200、向后延迟阵列BDA 300、输出缓冲器INTBUF以及局部时钟驱动器LCD 400。延迟组500包括向前延迟阵列FDA 100、镜像控制电路MCC 200、向后延迟阵列BDA 300以及局部时钟驱动LCD 400。图6示出了图5的延迟组500的详细框图，包括向前延迟阵列FDA 100的多个串联连接的延迟单元FD1至FDn、镜像控制电路MCC 200的多个相位检测器PD1至PDn、向后延迟阵列BDA 300的多个串联连接的延迟单元BD1至BDn、仿真负载DL1至DLn40以及局部时钟驱动器LCD 400。
现在参考图5和图6，输入缓冲器IBUF接收外部时钟向后XCLK并产生第一基准时钟信号GCLK。第一基准时钟信号GCLK由输入缓冲器IBUF延迟一个延迟时间‘d1’。
延迟补偿电路DCC将来自输入缓冲器IBUF的第一基准时钟信号GCLK延迟一个延迟时间‘d1+d2+d3+2×d4’。
向前延迟阵列100包括多个串联连接的延迟单元FD1至FDn并产生多个延迟时钟信号FOUT1至FOUTn。向前延迟阵列100的延迟单元FD1至FDn由镜像控制电路200控制。每个延迟单元FD1至FDn都被设置为具有相同的延迟时间‘TCC-(d1+d2+d3)’。
镜像控制电路200包括多个相位检测器FD1至FDn，其中每个相位检测器接收来自局部时钟驱动器400的第二基准时钟信号LCLK，以及来自向前延迟阵列100中相应延迟单元Fdi(i＝1-n)的延迟时钟信号FOUTi(i＝1-n)。每个相位检测器PDi(i＝1-n)检测第二基准时钟信号LCLK和FOUTi是否具有相同的相位。
也就是，镜像控制电路200检测延迟时钟信号FOUTi，所述信号具有与来自局部时钟驱动器400的第二基准时钟信号LCLK相同的相位差。
用来防止第一基准时钟信号GCLK的延迟或者失真的局部时钟驱动器400接收第一基准时钟信号，以产生从第一基准时钟信号延迟预定时间的第二基准时钟信号LCLK。局部时钟驱动器400使得在多个相位检测器PD1至PDn中预定数量的相位检测器接收来自局部时钟驱动器的第二基准时钟信号LCLK。在每个局部时钟驱动器都用于n相检测器的情况下，例如，在金属导线上出现的负载容量能依赖于安装的局部时钟驱动器的数量而减少，其中基准时钟信号应用到该金属导线。如图6所示，每个局部时钟驱动器400被安装用于4相检测器，以产生针对镜像控制电路200的第二基准时钟信号LCLK。因此，负载容量被大量减少以防止基准时钟信号的延迟和失真。
向后延迟阵列300包括多个串联连接的延迟单元BD1至BDn。各个延迟单元BDi被构造为与向前延迟阵列100的各个延迟单元FD1至FDn具有相同的延迟时间。
仿真负载340是额外提供的负载，使得向前延迟阵列100和镜像控制电路200具有与向后延迟阵列300和仿真负载340对称的结构。
输出缓冲器INBUF将向后延迟阵列300的时钟信号BOUT延迟一个延迟时间‘d2’，以输出与外部时钟信号XCLK的相位同步的内部时钟信号ICLK。
图7是根据本发明的一个示例性实施例的局部时钟驱动器的电路图。该局部时钟驱动器包括两个串联连接的反相器(如图7所示)，并且最小化或防止第一基准时钟信号GCLK的延迟或失真。局部时钟驱动器的延迟时间设置为‘d4’。
图8是根据本发明的一个示例性实施例的SMD电路的操作时序图。
在下文中，将参考图5至图8描述示例性SMD电路的操作。
参考图5至图8，一旦接收到外部施加的外部时钟信号XCLK，输入缓冲器IBUF就产生第一时钟信号GCLK。第一基准时钟信号GCLK由输入缓冲器IBUF延迟一个延迟时间‘d1’。
随后，延迟补偿电路DCC将第一基准时钟信号GCLK延迟一个延迟时间‘d1+d2+d3+2×d4’，其中的延迟时间是输入缓冲器IBUF的延迟时间‘d1’、输出缓冲器INTBUF的延迟时间‘d2’、镜像控制电路200的延迟时间‘d3’以及两倍的局部时钟驱动器400的延迟时间‘d4’的和。
来自延迟补偿电路DCC的延迟时钟信号DOUT被反馈给向前延迟阵列100。向前延迟阵列100延迟利用延迟单元FD1至FDn顺序地延迟延迟时钟信号DOUT。向前延迟阵列100的延迟时间是‘TCC-(d1+d2+d3+d4)’，其中‘TCC’是外部时钟信号XCLK的周期。
局部时钟驱动器400将第一基准时钟信号GCLK延迟一个延迟时间‘d4’，以产生第二基准时钟向后LCLK。
镜像控制电路200将第二基准时钟信号LCLK与多个延迟时钟信号FOUTi(i＝1-n)比较，并检测具有与第二基准时钟信号LCLK相同的相位的延迟时钟信号FOUTi。也就是，镜像控制电路200检测具有延迟时间的延迟时钟信号，其中延迟时间是来自输入缓冲器IBUF的第一基准时钟信号GCLK的一个周期‘TCC’以及局部时钟驱动器的延迟时间‘d4’的和。就是说，延迟时钟信号FOUTi和第二基准时钟信号LCLK之间具有一个周期的相位差。如此，被检测的延迟时钟信号FOUTi供给向后延迟阵列300。
向后延迟阵列300将由镜像控制电路200检测的延迟时钟信号FOUTi延迟向前延迟阵列100的延迟时间‘TCC-(d1+d2+d3+d4)’。
与内部时钟信号ICLK相同，输出缓冲器INTBUF以延迟时间‘d2’输出向后延迟阵列300的延迟时钟信号。
用来获得外部时钟信号XCLK与内部时钟信号ICLK同步所需要的总时间由以下等式给出T＝d1+(d1+d2+d3+2×d4)+2(TCC-(d1+d2+d3+d4))+d3+d2＝2TCC在上述的等式中，‘d1’是输入缓冲器IBUF的延迟时间；‘d1+d2+d3+2×d4’是延迟补偿电路DCC的延迟时间；‘TCC-(d1+d2+d3+d4)’是在应用到镜像控制电路200的第二基准时钟信号LCLK与通过向前延迟阵列100的时钟信号同步的时候，向前和向后延迟阵列10和30的延迟时间；‘d3’是镜像控制电路200的延迟时间；以及‘d4’是局部时钟驱动器400的延迟时间。
可以从上述的等式中看出，内部时钟信号ICLK在两个周期后与外部时钟信号XCLK同步。也就是，如图8所描示，相对于第n个外部时钟信号，内部时钟信号ICLK与第(n+2)个外部时钟信号XCLK同步。因此，在外部时钟信号XCLK输入两个周期之后产生与外部时钟信号XCLK同步的内部时钟信号ICLK。
如上所述，根据本发明，基准时钟信号被应用到具有局部时钟驱动器的预定数量的延迟单元，因此可以最小化或者防止基准时钟信号的失真和延迟。另外，基准时钟信号的失真或者延迟的最小化或者防止使能够产生与外部时钟信号准确同步的内部时钟信号。
虽然，本发明已经与被认为最实用和优选的实施例结合描述，但是可以理解，本发明不限制于公开的实施例，而且相反地，本发明试图覆盖包括在附属权利要求的精神和范围内的各种的改变和等效的设置。在不同的情况下，例如，可以改变电路的内部结构或者将电路的组成部分替换为其它等效元件。
权利要求
1.一种用于产生与外部时钟信号同步的内部时钟信号的装置，该装置包括用于缓冲外部时钟信号以输出第一基准时钟信号的输入缓冲器；用于延迟第一基准时钟信号以输出延迟的第一基准时钟信号的延迟补偿电路；向前延迟阵列，其包括多个第一延迟单元，所述延迟单元用于在向前方向顺序延迟由延迟补偿电路输出的第一基准时钟信号，从而输出第一延迟时钟信号；镜像控制电路，其包括多个相位检测器，其中预定数量的多个相位检测器中的每一个接收第二基准时钟信号以及一个第一延迟时钟信号，并且镜像控制电路确定第二延迟时钟信号，所述第二延迟时钟信号包括与第二基准时钟信号同步的第一延迟时钟信号的时钟信号；多个局部时钟驱动器，用于响应于第一基准时钟信号将第二基准时钟信号应用到镜像控制电路中预定数量的多个相位检测器；向后延迟阵列，其包括多个第二延迟单元，所述延迟单元用于在向后方向顺序延迟由镜像控制电路输出的第二延迟时钟信号，从而输出第三延迟时钟信号；以及输出缓冲器，用于缓冲向后延迟阵列的第三延迟时钟信号以产生内部时钟信号。
2.如权利要求1所要求的装置，其中局部时钟驱动器包括两个串联连接的反相器。
3.如权利要求2所要求的装置，其中延迟补偿电路的延迟时间是两倍的局部时钟驱动器的延迟时间、输入缓冲器的延迟时间、输出缓冲器的延迟时间以及镜像控制电路的延迟时间的和。
4.如权利要求3所要求的装置，其中多个向前延迟阵列的第一延迟单元的各个延迟时间与多个向后延迟阵列的第二延迟单元的各个延迟时间相等。
5.如权利要求4所要求的装置，其中向前延迟阵列和向后延迟阵列的延迟时间是局部时钟驱动器的延迟时间、输入缓冲器的延迟时间、输出缓冲器的延迟时间的和减去第一基准时钟信号的一个周期的整数倍。
6.如权利要求5所要求的装置，其中第一基准时钟信号具有与第二基准时钟信号相同的周期。
7.如权利要求6所要求的装置，其中向前延迟阵列的第一延迟时钟信号的延迟时间是第一基准时钟信号的周期的整数倍与局部时钟驱动器的延迟时间的和。
8.一种用于产生与外部时钟信号同步的内部时钟信号的装置，该装置包括多个相位检测器，用于在延迟时钟信号当中检测与基准时钟信号同步的延迟时钟信号，其中所述延迟时钟信号由通过将外部时钟信号延迟预定时间而产生；以及多个局部时钟驱动器，用于将基准时钟信号分别应用到多个相位检测器中的预定个。
9.如权利要求8所要求的装置，其中局部时钟驱动器包括两个串联连接的反相器。
10.如权利要求9所要求的装置，其中外部时钟信号具有与基准时钟信号相同的周期。
11.一种用于产生与外部时钟信号同步的内部时钟信号的方法，该装置包括缓冲外部时钟信号以输出第一基准时钟信号；延迟第一基准时钟信号以输出被延迟的第一基准时钟信号；在向前方向顺续地延迟被延迟的第一基准时钟信号以输出第一被延迟的时钟信号；接收第二基准时钟信号和一个第一延迟时钟信号；确定第二延迟时钟信号，所述信号包括与第二基准时钟信号同步的第一延迟时钟信号的时钟信号；响应于第一基准时钟信号将第二基准时钟信号应用到多个相位检测器；在向后方向顺续地延迟第二延迟时钟信号以输出第三延迟时钟信号；以及缓冲第三延迟时钟信号以产生内部时钟信号。
全文摘要
提供一种产生用于获得准确同步的内部时钟信号的装置。该装置包括用于缓冲外部时钟信号以输出第一基准时钟信号的输入缓冲器；用于延迟第一基准时钟信号的延迟补偿电路；向前延迟阵列；镜像控制电路，其包括多个用于检测与第二基准时钟信号同步的延迟时钟信号的相位检测器；向后延迟阵列；以及输出缓冲器来产生内部时钟信号。与基准时钟信号准确同步的内部时钟信号可以通过最小化基准时钟信号的延迟和失真而产生。
文档编号H03L7/08GK1667750SQ20051005653
公开日2005年9月14日 申请日期2005年1月7日 优先权日2004年1月7日
发明者金南锡, 尹容振, 赵郁来 申请人:三星电子株式会社