专利名称：集成电路中信号可调整的延迟线的制作方法
技术领域：
本发明涉及一种集成电路的时钟控制，且特别是涉及一种具一可调整延迟线以符合集成电路中的时序需求。
背景技术：
在市面上很多具不同任务功能的集成电路，因其有很高的时钟速度，故具有精准的时序需求。例如，在一些存储装置中，在一时钟周期产生一读取信号并依该读取信号而产生的一数据的输出时间需精准的控制，以利于在另一时钟周期时能毫无错误的取样数据。
然而，集成电路制造中所伴随半导体工艺的状态，包括要在不同的晶片、位于同一晶片的不同一集成电路、甚至于在同一集成电路的不同区域，要在一生产线产生一些具精确延迟的信号并非容易的事。一常用于解决工艺中的变量的方法是以视延迟为“最差状况”(worse case)的态度为设计的原则。但这样一贯的设计常低估了电路的性能，并导致过渡设计所带来的昂贵经费。
发明内容
有鉴于此，本发明的其中一目的就是在提供一种控制集成电路产生延迟的方法，可以有效的补偿集成电路制造中所伴随半导体工艺的状态。并依据控制信号的前缘产生输出信号的前缘。而在可调整延迟线产生延迟后，依据控制信号的后缘产生信号的后缘。并测量结束于输出信号的后缘的时间周期。若测量的时间周期不在一固定周期范围内，可调整延迟线产生的延迟将进行更改。集成电路的非易失性存储器是存储一值，用以决定可调整延迟线所产生的延迟，并更与落于固定延迟范围内的时间周期相对应。藉由此方法，制造出来的产品比仅控制工艺的方法所产生的产品更具有较小的固定周期范围。
在一实施例中，控制信号为地址转换信号，而输出信号为感测放大器的时钟信号。在多数个实施例中，当可调整延迟线产生的延迟进行更改时，集成电路的非易失性或易失性存储器将存储一新值，用以决定可调整延迟线产生的延迟。
在一些实施例中，延迟进行更改是依据时间周期的太长或太短而决定是否增量或减量延迟时间。在一些实施例中，当时间周期无落在固定周期范围内时，延迟将重复更改，直到时间周期落在固定周期范围内或直到一错误条件发生。而错误条件是发生在当所需要的延迟未落在控制延迟线所提供的特定延迟范围时。在多个实施例中，时间周期是以约1纳秒或更小的误差精准更改。调整的固定周期范围需有够大的频宽，以考量到集成电路制造中所伴随半导体工艺的状态。例如，在一些实施例中，固定周期范围便具有4纳秒或更小的频宽。
本发明的另一目的就是提供一可调整控制信号的集成电路。其中，集成电路更包括存储器、串接负载与晶体管的进级器以及发信器。存储器是存储数值于一固定范围。而数值是用以在测试集成电路后进行程序的设计，并用以补偿集成电路制造中所伴随半导体工艺的状态。串接进级器是，例如，通过一译码器，与存储器耦接。各进级器均有一负载，而各进级器均对应在固定范围的一数值。其中，至少串接进级器之一为选择进级器，用以对应存储器的数值。串接进级器有一总负载，包括该选择进级器的负载以及位于选择进级器之前所有串接的进级器的负载。发信器是耦接于串接进级器，用以产生一输出信号的前缘，并在串接进级器的总负载形成一延迟后，产生输出信号的后缘。
在一实施例中，控制信号是地址转换信号，而输出信号是感测放大器的时钟信号。存储器是包括位于集成电路的非易失性存储器并亦可能包括位于集成电路的易失性存储器，用以在存储最终数值于非易失性存储器之前，及在决定可控制延迟线的延迟的调整后，数值的存储。
在一些实施例中，存储器的数值被设为调整延迟于一特定延迟范围来补偿集成电路制造中所伴随半导体工艺的状态。而在一些实施例中，存储器的数值被设为调整延迟于一4纳秒或更小的特定延迟范围内。另外，在一些实施例中，延迟可对数值以一纳秒或更小的精准度做调整。而在一些实施例中，各进级器的负载为电阻性与电容性的负载。
另外，本发明的另一目的就是提供一种制造集成电路的方法，在可控制时序的情况下，依据输入信号产生对应输出信号。集成电路是提供可调整延迟线与非易失性存储器。可调整延迟线是依存储于非易失存储器的数值设定延迟时间。集成电路并提供发信机，依据输入信号与延迟时间产生输出信号。发信机并用以显示控制时序。接着，决定位于集成电路的发信机提供的输出信号是否落在控制时序的指定的控制时序范围内。当输出信号的控制时序非落在指定的控制时序范围内时，非易失性存储器将存储一数值来调整可调整延迟线。
在一些实施例中，集成电路包括一存储阵列，而输入信号为一地址信号。在一些实施例中，延迟时间可以1纳秒或更小的增量做调整。在一些实施例中，控制时序的指定的控制时序范围的宽度为4纳秒或更小。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
图1绘示乃一调整信号时序、一任务功能电路、及一测试系统电路的简化方块图。
图2绘示乃一包括内存阵列的集成电路与一调整信号时序电路的简化方块图。
图3绘示乃调整信号时序电路的简化方块图。
图4A与4B绘示乃一可控制延迟线的电路图。
图5绘示乃一发信器的电路图。
图6绘示乃显示发信器的波形图。
图7绘示乃依照本发明一较佳实施例的调整信号时序的流程图。
附图符号说明110控制信号120任务功能电路125输出信号130可调整时序电路135时序输出信号140电路145输出信号150测试系统
205存储集成电路210地址转换感应器220可控制时序电路230感测放大器240地址译码器250内存阵列305控制信号310存储器320译码器325可调整延迟线330负载与晶体管进级器0340负载与晶体管进级器N350发信机355输出信号360探针410、510控制信号420反相器430负载与晶体管进级器0432负载Z0434译码器输出端0436、438、446、448、465、458、466、468传接晶体管440负载与晶体管进级器1442负载Z1444译码器输出端1450负载与晶体管进级器N-1452负载ZN-1454译码器输出端N-1464译码器输出端N462负载ZN460负载与晶体管进级器N470、550负型晶体管
480电阻520、560、570、580、590反相器514、518、522、572、592节点A、B、C、D、E530、540正型晶体管660、670、680、690时间点610、620、630、640、650波形具体实施方式
请参照图1，其所绘示乃一可调整时序电路130、一任务功能电路120、及一测试系统150的简化方块图。任务功能电路120是用以执行整个集成电路或整个集成电路特定功能的方块。可调整时序电路130与任务功能电路120皆接收控制信号110。可调整时序电路130在接收该控制信号110后，产生一俱n纳秒精准度的一时序输出信号135。而电路140视该时序输出信号为一使能信号，并依据任务功能的输出信号125产生一输出信号145。其中，电路140亦能用以放大任务功能的输出信号125，得以产生输出信号145。测试系统150是测量一些电压与时间以及控制延迟调整过程。位于任何集成电路的一可调整时序电路，若其输入与输出信号需谨守一特定延迟关系规定，此一发明能有效运用。
请参照图2，其所绘示乃一存储集成电路205的简化方块图。其中，内存阵列250接收一地址译码器240的信号，用以存取内存阵列250的一特定区块或存储胞。感测放大器230是读取存储在内存阵列250的一些值，且感测放大器230是由一可调整时序电路220提供一适当的时钟信号，以利内存阵列250在精准时序下扩大一些位线电压。其中，可调整时序电路220有一非发挥性存储器，用以存储能部分决定该时序的一数值。
请参照图3，其所绘示乃该可调整时序电路的简化方块图。存储器310的一存储值乃决定该可调整延迟线所产生的延迟，并由译码器320接收，传送到可调整延迟线325里的一相关负载与晶体管进级器。除了负载与晶体管进级器0 330与负载与晶体管进级器N 340，可调整延迟线325更包括任何进级器来接应可能从译码器320发出的输出信号。例如，在一有4-16译码器320的实施例当中，便分别有16个负载与晶体管进级器。在可调整延迟线325里有多数个进级器允许可控制时序电路产出更大的特定延迟范围。控制信号305通常为时序信号，而控制信号305是耦接于可调整延迟线325与于发信机350，用以做可调整延迟线325产生一延迟的依据。在可调整延迟线325产生延迟后，发信机350得以产生相对应的输出信号355。探针360是传递一些信号，例如，一输出信号，到连接的测试系统。藉此，输出信号得以与控制信号305比较，并通过测试系统测量输出信号355，并/或产生控制信号305，并进行存储器310的存储值的更改。
请参照图4，其所绘示乃一可调整延迟线的电路图。其中，可调整延迟线有一串接多个负载与晶体管进级器以及一反向器420，用以接收输入信号410。反向器420的输出端与负载与晶体管进级器0 430耦接。负载与晶体管进级器0 430是包括一负载Z0 432，以及传接晶体管436与438。图中负载Z0 432的一终端耦接于反向器420的输出端，而负载432另一终端则同时耦接于负载与晶体管进级器1 440与分别耦接传接晶体管436与438的一电流终端。传接晶体管438的另一电流终端是耦接地线。传接晶体管436的另一电流终端是耦接电阻480以及一晶体管470的电流终端。传接晶体管436的栅极是耦接译码器输出端0 434。传接晶体管438的栅极是耦接控制信号410。负载与晶体管进级器1 440构造上与负载与晶体管进级器0 430雷同，包括负载Z1 422、传接晶体管446以及448，但不同之处在于传接晶体管的栅极耦接译码器输出信号1 444。在负载与晶体管进级器1 440与负载与晶体管进级器N-1 450中间有更多的负载与晶体管进级器在图中未显示出。例如，在一实施例中，电路里有16个负载与晶体管进级器，而负载与晶体管进级器N-1 450及N 460分别为当中的第14个与第15个负载与晶体管进级器。晶体管470有一栅极耦接控制信号410，一电流终端耦接地线，及另一电流终端耦接于每一负载与晶体管进级器以及于该发信机。在另些实施范例，可控制延迟线产生的延迟具有4纳秒或更小频宽的特定延迟范围。在另某些实施范例，依据在存储器的存储值，延迟是以约1纳秒或更小的误差的精准做更改。
请参照图5，其所绘示乃一发信机的电路图。节点B 518是接收可控制线的输出信号。反向器520有一输入端耦接节点B 518和一输出端耦接连节点C 522。正型晶体管530有一栅极耦接连节点C 522，一电流终端耦接供电压Vcc，及另一电流终端耦接一正型晶体管540。连节点A 514是连接正型晶体管540与负型晶体管550的栅极，用以接收控制信号。。正型晶体管540有一电流终端耦接一正型晶体管530，并有一电流终端耦接地线。正型晶体管540与负型晶体管550联合形成的反向器的输出端连接反向器560的输入端。而反向器560的输出端是连接由反向器570与580联合形成的锁存器。而锁存器的输出端是连接连节点D 572。连节点D是连接反相器590的输入端，而反相器590的输出端是连接连节点E 592。
请参照图6，其所绘示乃一发信机产生的波形。将解说的波形将经常引述图4A、4B以及5。波形610是代表图5中连节点A 514的控制信号。波形620是代表图5中连节点B 518的控制信号。而波形640是代表图5中连节点D 572的控制信号。波形650是代表图5中连节点E 592的控制信号。
在时间点660前，波形610在连节点A时为下降控制信号位。当波形610在经过图五的晶体管540、反相器560以及反相器570反相三次后，产生的控制信号为上升信号，接着，经图五的反相器590反相后，信号由波形640的高位转为波形650的低位。图四的反相器420用以反相控制信号410，并提供高电压给所有可调整延迟线的负载与晶体管进级器。下降控制信号410是维持图4A与4B的传接晶体管438、438、458、以及468为关闭状态。当至少一译码器输出上升信号时，负载与晶体管进级器的一传接晶体管，例如图4A与4B中的任一传接晶体管436、446、456、以及466，将开启，并使得一上升信号传至图5中发信器的节点B 518。图五中反相器520是降低节点B518至C522的信号，并藉由C22的低位信号开启正型晶体管530，传达供压Vcc至正型晶体管540。
在时间点660时，波形610在节点A产生前缘控制信号，并维持在高位。接着，经图5中的晶体管550、反相器560以及反相器570反相三次后，波形610降至波形640控制信号的低位。经反相器590反相后，波形650信号转为上升，并藉此产生输出信号的前缘。图4A的反相器420是反相控制信号410使其信号下降，得以提供低电压于可控制延迟线的所有负载与晶体管进级器。由于高控制信号410开启图4A、4B中传接晶体管438、448、458及468电流的流通，而导致连接负载432、442、452及462的连节点的电荷流失。控制信号410并同时开启传接晶体管470电流的流通，而导致连接负载432、442、452、462及480的连节点的电荷流失。因所有晶体管导致的电荷流失使得波形620中的电压急剧下降。
在时间点670时，波形620下降并超越图五中反相器520的trip point，而使波形630在连节点C上升，并使图五的正型晶体管530关闭。
在时间点680时，波形610在连节点A产生下降控制信号，并维持在低位。起初，因图五的正型晶体管530为关闭，所以正型晶体管540没有耦接供电压Vcc，而使得包括正型晶体管540的反相器无法发挥作用。因此，起初波形610在连节点A所产生的控制信号后缘对波形640与650无产生作用。下降控制信号410是维持图4A与4B的传接晶体管438、438、458、以及468为关闭状态。当至少一译码器输出上升信号时，例如图4A与4B的译码器输出端0 434、译码器输出端1 444、译码器输出端N-1 454或译码器输出端N464，一相对应的晶体管将开启，例如图4A与4B中的任一传接晶体管436、446、456、以及466。。
可控制线的总负载取决于负载与晶体管进级器中开启的传接晶体管。总负载对波形620中的上升坡度有很大的决定性。例如，如果图4A的译码器输出端0 434输出高位信号时，传接晶体管436将开启，而选择的负载与晶体管进级器将为负载与晶体管进级器0 430。因此，可控制线的总负载为最小化，而波形620中的坡度上升非常急剧。举另一例，如图4A的译码器输出端N 464输出高信号时，传接晶体管466将开启，而选择的负载与晶体管进级器将为负载与晶体管进级器N 460。可控制线的总负载在此例为最大化，因为该总负载不仅包括负载与晶体管进级器460 ZN462的负载，还包括其之前所有负载与晶体管进级器的负载。因此，波形620中的坡度上升非常缓慢。同样的，一个居中的译码器的输出将选择一居中的负载与晶体管进级器。而此可调整延迟线的总负载，包括选择的与任何之前的进级器的负载，将为一居于最大与最小中间的值。因此，当由一居中的译码器输出高信号时，波形620中的上升坡度为中等倾斜度。
在时间点690时，当上升波形620超越图五的反相器520的trip point，波形630在连接点C的信号下降为低位，并藉此开启正型晶体管530。供电源VCC是耦接由正型晶体管540与负型晶体管550形成的反相器。波形640经图五的晶体管540与550及反相器570反相后，由波形610转为上升信号，而经图五中反相器590反相后，波形640转为波形650在连接点E的下降信号。因此，在可控制延迟线产生延迟后，位于波形650连接点E的输出信号将据由产生后缘。
请参照图7，其所绘示乃依照本发明一较佳实施例的调整信号时序的流程图。在步骤710时，取得一预设的数值以决定可控制延迟线将产生的延迟。在多个实施例中，预设的数值从位于集成电路的存储器取得，或由外部的测系统提供。在取得预设的数值后，一相对应的延迟接而产生。例如，译码器将预设的数值解码后即选择了在可控制延迟线的一与数值相对应的负载与晶体管进级器。其中，可控制延迟线有一总负载包括选择的负载与晶体管进级器的负载及任何之前的负载与晶体管进级器。在步骤720时，控制信号产生前缘，而以对应，输出信号在步骤730，如由发信机，产生前缘。接着，在步骤740时，控制信号产生后缘。在步骤720与740的控制信号的前缘与后缘形是为一脉冲，其脉冲由，例如，一时钟信号所产生。在步骤750时，由可控制延迟线决定而产生延迟，而在延迟后的步骤755时，输出信号，例如由发信机，产生后缘。在步骤760时，由例如一外部测试系统测量输出信号的时间周期。在多数实施例中，外部测试系统是测量介于输出信号前缘与另一信号缘的时间周期，例如与输出信号的前缘、与控制信号的前缘、与控制信号的后缘或其它信号缘。在步骤770时，如测量的时序落在固定周期范围内，可控制线产生的延迟则视为够精准，而经解码并用以选择适当延迟的值将存储位于集成电路的非易失性存储器。否则，在步骤770测量的时序如未落在该固定周期范围内时，可控制线产生的延迟需做调整。时间周期是否太长将在步骤772决定。如果周期在步骤774决定过长时，将另决定是否能产生较短的延迟；而如果可控制延迟线已由选择负载与晶体管进级器0产生最短的延迟时，将无法再选择另其一；而如果一较短的延迟可以产生时，在步骤776将选择一较短的延迟，并将步骤带回步骤720。其上所述的时间周期如在步骤722不是过长时，将另决定是否能产生较长的延迟；而如果可控制延迟线已由选择负载与晶体管进级器N产生最长延的迟时，将无法再选择另其一；而如果一较长的延迟可以产生时，在步骤784将选择一较短的延迟，并将该程序带回步骤720。在一些实施例，每当该程序回到步骤720时，一新的值将存储位于集成电路的一非易失性或一易失性存储器。如上述步骤774较短或步骤782较长的延迟无法顺利产生时，该程序将止于步骤786。
图7中显示的步骤仅用以呈现一最佳实施例。这些步骤可另排列次序与/或更换以及增加与/或移除。例如，在一实施例中，一值在输出信号产生后缘前，例如在选择与延迟相对应的该值之前，即存储在非易失性存储器。在此实施例中，因该值在经测量其时间周期之前已存储在非易失性存储器，所以并无需依图7中显示的步骤在测量时间周期之后存储该值于非易失性存储器。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种方法，用以在测试或制造一集成电路时调整从该集成电路产生的信号，该方法包括依据一控制信号的前缘产生一输出信号的前缘；在一可调整延迟线产生一延迟后，依据该控制信号的后缘，产生该输出信号的后缘；测量以该输出信号的后缘作结束的一时间周期；若该时间周期不在一固定周期范围内，更改该可调整延迟线产生的该延迟；以及存储一值在该集成电路的一非易失性存储器，其中，该值决定该可调整延迟线所产生的该延迟，该值并与时间周期落在该固定延迟范围内对应。
2.如权利要求1所述的方法，其中，该控制信号为一脉冲信号而该输出信号为一时钟信号。
3.如权利要求1所述的方法，其中，更改该可调整延迟线产生的该延迟包括存储一新值在该集成电路的该非易失存储器，由该新值决定该可调整延迟线所产生的该延迟。
4.如权利要求1所述的方法，其中，更改该可调整延迟线产生的该延迟包括存储一新值在该集成电路的该易失性存储器，该新值决定该可调整延迟线产生的该延迟。
5.如权利要求1所述的方法，其中，更改该可调整延迟线产生的该延迟是依据该时间周期的太长或太短而增量或减量该延迟。
6.如权利要求1所述的方法，其中，如该时间周期无落在该固定周期范围内，重复更改该可调整延迟线产生的该延迟，直到该时间周期落在该固定周期范围内。
7.如权利要求1所述的方法，其中，如该时间周期无落在该固定周期范围内，重复更改该可调整延迟线产生的该延迟，直到该时间周期落在该固定周期范围内或直到一错误条件发生。
8.如权利要求1所述的方法，其中，更改该可调整延迟线产生的该延迟是以约1纳秒的误差精准更改该时间周期。
9.如权利要求1所述的方法，其中，固定周期范围具有4纳秒或更小的频宽。
10.如权利要求1所述的方法，该方法是用以补偿集成电路制造中所伴随半导体工艺的状态。
11.一可调整控制信号的集成电路，其包括一存储器，用以存储在制造或测试时进行程序设计的在一固定范围的一数值；一串接进级器，与该存储器耦接，该串接进级器具有多个进级器，各这些进级器均对应该固定范围的该数值，且各该进级器均有一负载，其中，至少这些进级器之一为一选择进级器，该选择进级器对应该存储器的该数值，其中，该串接进级器有一总负载，该总负载包括该选择进级器的负载以及位于该选择进级器之前所有串接的这些进级器的负载；以及一发信器，耦接于该串接进级器，该发信器产生一输出信号的前缘，并在该串接进级器的该总负载形成一延迟后，产生该输出信号的后缘。
12.如权利要求11所述的集成电路，其中，该控制信号与该输出信号分别为一感测放大器的一脉冲信号与一时钟信号。
13.如权利要求11所述的集成电路，其中，该存储器包括位于该集成电路的一非易失性存储器。
14.如权利要求11所述的集成电路，其中，该存储器包括位于该集成电路的一易失性存储器。
15.如权利要求11所述的集成电路，其中，该数值被设为调整该延迟位于一特定延迟范围，用以修改在一制造流程里的程序变量。
16.如权利要求11所述的集成电路，其中，该数值被设为调整该延迟位于一特定延迟范围，该特定延迟范围为4纳秒或更小。
17.如权利要求11所述的集成电路，其中，该延迟可对该数值以一纳秒或更小的精准度做调整。
18.如权利要求11所述的集成电路，其中，各该进级器的负载包括一电阻性与一电容性的负载。
19.如权利要求11所述的集成电路，其中，该数值是用以补偿该集成电路制造中所伴随半导体工艺的状态。
20.如权利要求11所述的集成电路，更包括一存储阵列与该发信机耦接。
21.一种制造集成电路的方法，其中，该集成电路依据具有控制时序的输入信号产生输出信号，该方法包括在一集成电路提供一可调整延迟线与一非易失性存储器，该可调整延迟线依存储在该非易失存储器的一些数值设定一延迟时间；在该集成电路提供一发信机，该发信机依据一输入信号与该延迟时间产生一输出信号，该发信器并显示该控制时序；决定位于该集成电路的该发信机提供的该输出信号是否落在该控制时序的指定的控制时序范围内；以及当该发信机提供的该输出信号的该控制时序非落在该指定的控制时序范围内时，在该非易失存储器存储的这些数值的一数值来调整该可调整延迟线。
22.如权利要求20所述的方法，其中，该集成电路包括一存储阵列，并该输入信号为一地址信号。
23.如权利要求20所述的方法，其中，该延迟时间可以1纳秒或更小的增量做调整。
24.如权利要求20所述的方法，其中，该控制时序的该指定的控制时序范围的一宽度为4纳秒或更小。
25.如权利要求20所述的方法，更包括提供一易失性存储器于该集成电路上，该可调整延迟线会依存储在该非易失性存储器的这些数值设定该延迟时间。
全文摘要
一种位于集成电路的可调整控制信号的电路，用以调整输出信号的时间周期。藉由调整时间周期，电路补偿集成电路制造中所伴随半导体工艺的状态。电路是利用可调整延迟线产生延迟，并控制输出信号的后缘所产生的时间。而与可调整延迟线产生的延迟相对应的值将存储在集成电路的易失性存储器。
文档编号H03L1/00GK1694360SQ20051006960
公开日2005年11月9日 申请日期2005年4月29日 优先权日2004年5月5日
发明者陈重光 申请人:旺宏电子股份有限公司