专利名称：新型时钟动态切换电路的制作方法
技术领域：
本实用新型涉及电路设计，尤其是针对SOC(System on a Chip)芯片的低功耗设计中时钟切换的电路实现。
背景技术：
集成电路中在2个时钟间动态切换是常见的，通常是为了降低芯片功耗。这需要一个时钟动态切换电路来实现。这个电路要实现的功能(如图1所示)，switch_0为高时，clk_out表现为clk_0；当switch_0为低时，clk_out表现为clk_1.
传统方法一直接用2路选择器(图2)的实现方法最简单，可是存在潜在的问题。
潜在的问题之一如图3所示，当switch_0在clk_1的上升沿之后很快地跳变为1，会在clk_out形成一个很窄的正脉冲。这样的clk_out可能会导致集成电路出错。
潜在的问题之二如图4所示，当switch_0在clk_1 clk_0之间跳变，可能会在clk_out形成一个很窄的负脉冲。这样的clk_out可能会导致集成电路出错。出现的原因是，当选择信号切换时，有可能前后2种时钟的正脉冲靠得很近。
传统方法二使用锁存器来改进电路(图5)，消除了潜在的问题之一(图6)。潜在的问题之二仍然有可能发生。
发明内容
本实用新型的目的在于提供一种新型时钟动态切换电路，主要解决现有的时钟动态切换电路使用时，当switch_0在clk_1和clk_0之间跳变，可能会在clk_out形成一个很窄的负脉冲的技术问题，它适用于任意两个不同频率不同相位时钟之间的切换。
本实用新型解决其技术问题所采用的技术方案是一种该新型时钟动态切换电路中电路元器件的组成和连接关系是1、switch_0信号输入端分别连接到第一寄存器的D端和第一与门的输入端；2、clk_0信号输入端分别连接到第一寄存器、双寄存器同步电路、第一锁存器的clk端和第二与门的输入端；其中，接入第一锁存器的是clk_0信号的反向信号；3、clk_1信号输入端分别连接到第二寄存器、第二锁存器的clk端和第三与门的输入端；其中，接入第二锁存器的是clk_1信号的反向信号；4、该第一寄存器的Q端分别连接到第二寄存器、双寄存器同步电路的D端和或非门的输入端；该或非门的另一输入端则与第二寄存器12的Q端，而其输出端则连接到第二锁存器的D端；
5、第一与门的另一输入端与双寄存器同步电路的Q端连接，其输出端则连接到第一锁存器的D端；6、第二与门的另一输入端与第一锁存器的Q端连接，其输出端连接到一或门输入端；7、第三与门的另一输入端与第二锁存器的Q端连接，其输出端连接到或门的另一输入端；8、该或门输出端是该时钟动态切换电路的输出端，并将经过处理的时钟信号输出。
本实用新型的有益效果是完全避免了时钟动态切换过程中可能出现的问题，并且电路规模较小，适用于任意两个不同频率不同相位时钟之间的切换。
图1是2个时钟间动态切换的电路波形图。
图2是现有用2路选择器的时钟动态切换电路图。
图3是图2电路使用时潜在问题一的电路波形图。
图4是图2电路使用时潜在问题二的电路波形图。
图5是现有用锁存器的时钟动态切换电路图。
图6是图5电路使用时潜在问题的电路波形图。
图7是本实用新型时钟动态切换电路图。
图8是图7电路使用状态的波形图。
具体实施方式
请参阅图7，它是本实用新型时钟动态切换电路图。如图所示它是在图5电路的基础上，先用同步电路对选择信号同步，再通过寄存器延迟的方法，产生延迟信号。通过选择适当的信号产生clk_out。限制两次时钟切换之间的时间必须大于5个慢速时钟周期和5个快速时钟周期总长。
该电路的原理是它在时钟切换时刻，输出时钟一段时间保持为低，从而避免了窄脉冲的产生，保证电路的稳定性。仅需要少量的寄存器及锁存器，支持非同步的输入及任意频率比例的2输入时钟。
如图7，该新型时钟动态切换电路中电路元器件的组成和连接关系是1、switch_0信号输入端分别连接到第一寄存器11的D端和第一与门21的输入端；2、clk_0信号输入端分别连接到第一寄存器11、双寄存器同步电路13、第一锁存器31的clk端和第二与门22的输入端；其中，接入第一锁存器31的是clk_0信号的反向信号；3、clk_1信号输入端分别连接到第二寄存器12、第二锁存器32的clk端和第三与门23的输入端；其中，接入第二锁存器32的是clk_1信号的反向信号；4、该第一寄存器11的Q端分别连接到第二寄存器12、双寄存器同步电路13的D端和或非门4的输入端；该或非门4的另一输入端则与第二寄存器12的Q端，而其输出端则连接到第二锁存器32的D端；5、第一与门21的另一输入端与双寄存器同步电路13的Q端连接，其输出端则连接到第一锁存器31的D端；6、第二与门22的另一输入端与第一锁存器31的Q端连接，其输出端连接到一或门5输入端；7、第三与门23的另一输入端与第二锁存器32的Q端连接，其输出端连接到或门5的另一输入端；8、该或门5输出端是该时钟动态切换电路的输出端，并将经过处理的时钟信号输出。
请参阅图8，使用本实用新型的时钟动态切换电路完全避免了时钟动态切换过程中可能出现的问题，特别是避免当switch_0在clk_1 clk_0之间跳变时，可能会在clk_out形成一个很窄的负脉冲的问题，并且电路规模较小。
权利要求1.一种新型时钟动态切换电路，其特征是该电路中元器件的构成和连接关系是①switch_0信号输入端分别连接到第一寄存器(11)的D端和第一与门(21)的输入端；②clk_0信号输入端分别连接到第一寄存器(11)、双寄存器同步电路(13)、第一锁存器(31)的clk端和第二与门(22)的输入端；其中，接入第一锁存器(31)的是clk_0信号的反向信号；③clk_1信号输入端分别连接到第二寄存器(12)、第二锁存器(32)的clk端和第三与门(23)的输入端；其中，接入第二锁存器(32)的是clk_1信号的反向信号；④该第一寄存器(11)的Q端分别连接到第二寄存器(12)、双寄存器同步电路(13)的D端和或非门(4)的输入端；该或非门(4)的另一输入端则与第二寄存器(12)的Q端，而其输出端则连接到第二锁存器(32)的D端；⑤第一与门(21)的另一输入端与双寄存器同步电路(13)的Q端连接，其输出端则连接到第一锁存器(31)的D端；⑥第二与门(22)的另一输入端与第一锁存器(31)的Q端连接，其输出端连接到一或门(5)输入端；⑦第三与门(23)的另一输入端与第二锁存器(32)的Q端连接，其输出端连接到或门(5)的另一输入端；⑧该或门(5)输出端是该时钟动态切换电路的输出端。
专利摘要本实用新型涉及一种新型时钟动态切换电路，其电路的原理是在时钟切换时刻，输出时钟一段时间保持为低，从而避免了窄脉冲的产生，保证电路的稳定性。该电路主要由三个寄存器及两个锁存器连接组成，先用同步电路对选择信号同步，再通过寄存器延迟的方法，产生延迟信号，通过选择适当的信号产生clk_out。本实用新型主要解决现有的时钟动态切换电路使用时，当switch_0在clk_1和clk_0之间跳变，可能会在clk_out形成一个很窄的负脉冲的技术问题，它适用于任意两个不同频率不同相位时钟之间的切换。
文档编号H03K19/173GK2872451SQ20052004618
公开日2007年2月21日 申请日期2005年11月1日 优先权日2005年11月1日
发明者朱志明, 吴子熙, 赖志强, 李长征 申请人:智多微电子(上海)有限公司