可调频延时锁定环的制作方法

专利名称：：可调频延时锁定环的制作方法
技术领域：
：本发明通常涉及直接数字频率合成，更具体地说，涉及用于减少寄生输出信号的延时锁定环结构。
背景技术：
：许多设备，例如移动应用，诸如便携式设备，要求将频率传感器用于操作。一种这种频率传感器包括具有数字延时锁定环(DLL)的数字相位转换器。图1示例说明用于在所需频率F。ut，生成输出信号72的现有技术DLL10结构的示意图。DLL10包括固定频率合成器20，用于生成具有频率Fdk的时钟信号22。DLL10进一步包括延迟线30，具有N个可调延迟元件Dl至DN;组成用于DLL10的稳定电路的鉴相器40、电荷泵50以及环路滤波器60;可以例如是复用器(也称为"MUX")的选择电路70，以及数字控制设备90。在操作中，延迟线30将时钟信号22接收到输入中，然后，在多个输出，生成一组延时时钟信号。基于所需DLL实现，通过级联连接，并且可以是例如倒相器门、传输线路门等等的延迟元件D1至DN，生成延时。此外，由输入到延迟线30中的偏压Vtune，控制通常为第一延迟元件Dl的输入，延迟线上的第一点处的信号与通常为第N个延迟元件DN的输出，延迟线上的第二点处的信号间的总延时。该总延迟可以是例如为时钟信号22的一个周期的波长(即360度)、为时钟信号22的1/2个周期的半波长(即180度)，或特定应用所需。理论上，每一延迟元件将在等于从延迟元件Dl的输入到延迟元件DN的输出的总延迟除以延迟元件的总数(即N)的延迟元件输出处，通过延时，重复输入波形。每一延迟元件Dl至DN分别具有输出抽头Tl至TN，连接到MUX70的输入。另外，抽头T0连接在延迟元件D1的输入和MUX70的输入间，以便提供时钟信号22。每一延迟元件D1至DN延迟时钟信号22的传播，以及在其相应的输出抽头T1至TN，分别输出相应的移相时钟信号。因此，经输出抽头T1至TN，将与抽头TO上的时钟信号22—起，由延迟元件D1至DN输出的N个移相时钟信号提供给MUX70的输入。为确保操作期间的稳定性，DLL10包括通常连接以便从合成器20接收时钟信号22以及从延迟线30接收移相时钟信号，在该实例中，为延迟元件DN的输出上的信号的鉴相器40。鉴相器40将时钟信号22与移相时钟信号间的相位差与预定所需相移进行比较，以及向电荷泵输出为该比较的结果的函数的误差信号。本领域的普通技术人员应意识到能构造鉴相器40，用于将延迟线上的任何两点处的信号间的相位差与预定所需相移进行比较，以及输出相应的误差信号。电荷泵(pump)50将相应的电荷沉积在环路滤波器60上，反过来，其将误差信号转换成提供给延迟线30以便以在DLL10的操作期间，维持移相时钟信号和时钟信号22间的相位关系，即直到延迟线上的总延迟为所需延迟为止的方式，调节偏压Vf的DLL调谐信号。只要DLL10稳定，MUX70在数字控制90的控制下，以传统的方式操作以便每次将抽头TO-TN处的移相时钟信号序列的一个连接到MUX70的相应输出以便以所需输出频率F。ut，提供输出信号。数字控制设备90通常是抽头选择控制器，包括两个累加器，一个用来确定何时将抽头连接到输出端，以及另一个用来确定连接哪一抽头。该抽头选择顺序通常基于F。ut、Fdk和N。存在能从延迟线30选择的有限多个跃迁以便以所需频率产生输出信号。与选择指定抽头以便产生输出信号有关的可能误差导致产生寄生信号输出(寄生为不期望的频谱分量)的量化效应。如果被选频率和时钟信号频率正巧落在某些值上，该效应能最小。然而，通常，将由抽头的量化效应限制无寄生动态范围。图2示例说明所需输出信号跃迁与在DLL10中生成的实际输出信号72间的失调。该失调由在MUX70的输出72处生成的寄生信号产生的舍入误差引起。假定延迟线30包括四个延迟元件D1至D4。图2相应地示例说明时钟信号22(即不具有延迟或零相移的波形210)和由此输出的三个相应的延迟或移相时钟信号(即波形220，230和240)。假定从输入Dl到输出D4的总延迟为一个波长，从D4输出的波形将等于波形210。如图2所示，每一波形理论上具有与时钟信号22(即Fdk)相同的频率，但可以具有不同的延时。此外，在从时间tO至时间t4的示例中，产生二十二个边缘跃迁时间或延迟时间(即d0至d21)，MUX70能由此选择以便生成所需输出波形260。假定抽头的数量、时钟信号22的频率以及所需输出频率，通过数字控制设备90生成可能延迟以及由MUX70选择以便生成相应的输出信号250。该关系可以用例如下述等式表示Fclk=(M*F。ut)/N，对M》N(1)其中，F池为时钟信号22的频率，F。ut为所需输出频率，N为抽头数，以及M表示生成所需输出信号波形260所需的延迟。该关系可以另外用下述等式表示。T0Ut=(M*Tclk)/N，对M2N(2)其中，M和N与等式(1)中相同，Tdk是Fdk的周期，T则是Fw的周期，以及Tdk/N表示由信号延迟元件引起的延迟。理论上，为生成不具有寄生信号的输出信号，M将等于延迟的整数(即延迟二Tdk/N)。然而，通常不是这种情形。通常，M是延迟的非整数倍，以及在所需延迟倍数上下，选择抽头，从而生成具有平均所需输出周期的波形250。再参考图2，假定M-5.4，例如，对指定T。ut、T他和N。在这种情况下，用于所需输出波形260的边缘跃迁时间将为5.4延迟、10.8延迟、16.2延迟、21.6延迟等等。为生成最接近所需波形260的波形250，将所需延迟四舍五入为延迟的最接近整数倍，即5延迟(d5)、11延迟(dll)、16延迟(dl6)、22延迟(d22)等等。该舍入误差或量化效应产生寄生输出。因此，实际被选延迟离所需延迟更远(即舍入误差更大)，在输出处生成的相应的寄生信号更大。相对于所需输出信号，改进寄生性能或减少寄生电平的技术中已知的一种方法是增加延迟线30中的抽头数。这产生更接近所需延迟的实际被选延迟(即更小舍入误差)以及在输出处生成的最终更小寄生信号。然而，该解决方案的局限在于增加每一抽头降低DLL的噪声性能以及增加抽头选择电路70的复杂度。另外，尽管理论上，可以增加无限多个抽头，实际上，由于当今技术将不支持如果抽头数超出某一点所需的电路的复杂程度，例如，抽头选择网络交换延迟达到T^的10%,因此，可能的抽头数是有限的。用于改进寄生性能的技术中已知的另一方法是使用抖动(dither)。然而，通常，尽管使用抖动减少指定频率处的寄生能量，实质上，也将该能量分布在更宽带宽上，从而产生量化噪声本底。因此，为将寄生信号，相应地，该宽带噪声减少到某一应用中的可接受电平，需要除抖动外的不可实现的抽头数。因此，需要一种DLL结构，最小化寄生信号的电平，而不要求将更多抽头添加到DLL上，另外，不要求使用具有相关宽带噪声的抖动。现在，将参考附图，仅通过举例，描述本发明的优选实施例，其中图1示例说明现有技术的延时锁定环结构的简单框图2示例说明所需输出信号和由图1的延时锁定环结构生成的输出信号间的失调；图3示例说明根据本发明的实施例，延时锁定环结构的简单框图4示例说明根据本发明的实施例，用于在延时锁定环中生成输出信号的方法的流程图5示例说明根据本发明，调节和抽头选择控制器的实施例的简单框图6示例说明根据本发明的另一实施例，延时锁定环结构的简单框图7示例说明根据本发明，当减少寄生信号时，所需输出信号的对齐；图8示例说明根据本发明，调节和抽头选择控制器的另一实施例的简单框图；以及图9示例说明根据本发明的另一实施例，延时锁定环结构的简单框图。具体实施例方式尽管本发明容许以许多不同形式的实施例，已经在图中示出以及将在详细的具体实施例中描述，基于此，本公开内容视为本发明的原理的例子，而不打算将本发明限制到在此示出和描述的具体实施例。另外，在此所使用的术语和字不打算限制，相反仅是描述。还将意识到为简化和清楚示例起见，在图中所示的元件不一定按比例画出。例如，相对于彼此，放大一些元件尺寸。另外，只要认为适合，在图中重复参考数字来表示相应的元件。本发明使用可调频率源来参考等式(2)，使输出信号的周期为延迟的整数M(Tdk/N)。这导致对应于所需边缘跃迁时间的实际输出信号的量化边缘跃迁时间以便降低和理论上消除输出中的寄生信号。图3示例说明根据本发明的实施例，延时锁定环结构300的简单框图。DLL300包括可调频率源320，用于生成具有基于至少一个调频值318的可调频率Fdkvariabk的时钟信号322;调节和抽头(tap)选择控制器310，具有用于接收包括所需输出频率F。ut的表示以及还可以包括其他变量，诸如，例如N，如果它还没有被预编程或预置到控制器310中，以及用于Fdkvariable的可变频率范围值的一个或多个输入变量312的输入；延迟线330，具有级联连接并具有各个输出抽头TO至TN的N个可调延迟元件Dl至DN，以及进一步具有用于简化下述论述的目的，将等于l，其对应于在该实例中，为时钟信号322的一个波长的延迟线上的两个点间(通常不一定是输入Dl的信号322和输出DN的信号间)的L的总延时的元件D1-DN;以及选择电路370，可以是复用器(也称为"MUX")，包括耦合到抽头TO到TN的抽头。DLL300也可以可选地包括稳定电路340，用于将延迟线稳定到延迟线上的第一点的信号与第二点的信号间的基本上预定的所需相移，在该示例中，从D1的输入到DN的输出。根据特定应用，使该延迟线理论上稳定到对应于在输出的可接受寄生电平的所需相移的范围内。稳定电路340可以包括例如鉴相器，用于将延迟线上的第一点和第二点的信号间的相位差与预定所需相移进行比较，以及提供表示比较结果的误差信号，其中，使用误差信号(通常在已经平滑后，例如，使用传统的过滤技术)来将延迟线调节到所需预定延迟。稳定340可以进一步包括电荷泵和环路滤波器的至少一个，如图1所示，以及其操作在本领域是非常公知的并如上所述。延迟线330和MUX370可以使用传统的元件，诸如参考图1所述的那些实现。因此，参考图1，如上所述，本领域的技术人员对它们的操作非常公知，为简化起见，在此将不重复这些细节。然而，根据本发明，控制控制器310和可调频率源320，如下详细所述，以便编程或设置Fdkv^we来消除或降低输出372处的寄生信号。图4示例说明用在DLL(例如图3中的DLL300)中、用于生成输出信号372的根据本发明的实施例的方法的流程图。根据该方法，将对应于所需输出信号频率Fout的至少一个输出值接收(400)到调节和抽头选择控制器310的输入312中。该值可以由例如来自操作DLL的设备的命令产生以便在某一频率操作以及通常是对应于Fout的数字值。在接收该数字值后，调节和抽头选择控制器310将产生具有与所需Fout相同或基本上相同频率的输出信号的Fclkvariable确定(410)为典型的频率容差lppm至10ppm(每百万份)。换句话说，假定例如，电路中的任何其他局限，诸如例如延迟元件中的不匹配或本领域公知的其他这些局限，将生成输出信号，尽可能地消除或至少最小化输出处的量化效应寄生信号。可以基于例如反复地应用等式(1)和(2)来确定对应于M/N的比率的Fclkvariable/Fout，计算Fclkvariable，从而使输出周期为延迟的整数M。对所计算的clkvariable和M，调节和抽头选择控制器310可以根据本发明，将一系列抽头选择值和相应的移相时钟信号确定(420)为在用于生成所需输出信号时的被选一个。该抽头选择值序列可以包括对应于可变移相时钟信号的所有可变抽头选择值，或可以仅包括其一部分。因此，可调频率源320可以在调节和抽头选择控制器310的控制或指导下，调节时钟信号322(430)，以便该信号322主要具有由控制器310计算的频率Fclkvariable。这使得将延迟线330锁定(440)到所需相移，例如时钟信号322的所需波长L。当锁定延迟线时，能通过MUX370，应用(450)由调节和抽头选择控制器310确定的抽头选择以便生成具有基本上所需输出频率的输出信号372，即，其中，波形250的频率基本上等于波形260的频率。在这种情况下，将延迟线锁定到一个波长以便L=l。然而，本领域的普通技术人员将意识到可以将L设置到另一值，以便将延迟线例如锁定到半波长或四分之一波长。在L不等于1的情况下，可以将数据总线从控制器310连接到延迟线，或例如连接到稳定电路340的鉴相器，用于将延迟线调节到所需相移。下文是允许在诸如DLL300的DLL结构中实现图4的方法的调节和抽头选择控制器310和可调频率源320的实施例的详细描述。根据本发明，例如，可以使用频率合成器，诸如例如具有基于F^^^并出调节和抽头选择控制器310的至少一个输入变量的传统的分数N锁相环，实现生成可编程时钟信号322。在下文中，可调频率源320可互换地称为可调频率合成器(320)，而没有将频率源(320)限定到具体频率合成器实现的任何意图。来自合成器320的信号输出322将通常具有可以从最小频率F^改变到最大频率F皿的频率F。,kw。为确定该变量，假定F^w类似地固定到图1的信号22的频率F^发，其中，Fmm二Ffixed-AFp以及(3)Fmax=Ffixed+AF2，(4)其中，Ff股d是假定固定频率，以及其中，通常AF尸AF2。下述分析说明理论上配置合成器320改变多少。假定用于将固定频率合成器用于延时锁定环，如由Ff^所示的系统的等式(5)表示如下p——(5)使用该关系然而，对一些所需输出频率F。ut和指定的F^d，将存在不能将整数值用于M而满足的频率。通过将误差e添加到整数M，所示如下fV户w为确保对指定频带，满足所有情形，使用能在有限频率范围上改变的频率源。消除上述引入的误差e所需的频率能通过下述找到<formula>formulaseeoriginaldocumentpage13</formula>-(8)在这种情况下，能增加或减小频率以便达到最近整数M。因此，频率源所需的变化量(不包括温度或电源变化所需的变化量)如下<formula>formulaseeoriginaldocumentpage13</formula>(9)最糟情形将是用于最低M。在32抽头延迟线(N=32)的情况下，M2N，以致最糟情形M将是33(假定你不希望再生参考频率)。因此，最大变量将是<formula>formulaseeoriginaldocumentpage13</formula>(10)似33或将等于总变量的3.04%的+/1.52%。与能横跨至少十进制频率的输出372处的信号的可变频率变化相比，这是非常小的有限频率范围。可以扩展该关系以便找出在用于任意多个元件的延迟线的可调合成器中的最糟情形变化。如上所述，最糟情形将是当M为一个以上抽头数量时以及当e^A时。因此，需要用来优化N抽头延迟线的寄生性能的最糟情形变化将<formula>formulaseeoriginaldocumentpage13</formula>(丄1)这表示对64抽头延迟线(注意延迟线中的延迟元件或抽头的数:不一定需要是2的幂)，可变频率源所需的最糟情形变化为+/-.8%或总变化的1.6%。这是与上述确定要求3.04%总变化的32抽头线所需相比，所需的总变化的一半。图5示例说明根据所示耦合到可调频率源320的本发明，调节和抽头选择控制器310的实施例的框图。抽头选择控制器310包括处理器316，配置用于处理硬件中的算法或在存储器中存储为软件的一个，用于确定用于所需频率F。ut的Fdkvanabk以及用于将至少一个频率调节值318输出到频率源320以便将时钟信号322的频率基本上调节到Fdkvari#。处理设备316进一步确定对应于一系列锁相时钟信号的一系列选择值Cj,以及将该选择值序列输出到MUX370，以便MUX370—次选择相应的移相时钟信号序列来生成输出信号372。理想地，处理器316为数字信号处理器。调节和抽头选择控制器310也可以可选地，包括存储元件314，用于存储选择值序列以及用于将该序列输出到MUX370，以及序列发生器311，用于控制来自存储元件314的选择值序列的输出的时间。序列发生器311可以是例如任何适当的计数器，用于基于时钟信号322，控制选择值序列的输出的定时(timing)，如图5所示，以及存储元件314可以是例如只读存储器。通过消除数字相移转换器过程中的量化效应，通过如图5所示，处理器的减少的数字处理体系结构或结合序列发生器311和存储元件314的处理器，可以管理预定抽头选择顺序。因此，能减少数字处理来计数输入时钟周期和通过预定抽头选择值集Cj排序。这能简化到通过包含相应抽头选择值的存储地址集，增量的简单操作，其中，地址增量也对应于指定时钟频率Fclkvariable控制器310的操作的更详细说明如下。处理器316将计算用于可调频率合成器320、存储器314和计数器311的可编程值所需的编程变量312接收为输入。输入变量将是求解等式1所需的变量。例如，包含本发明的设备，诸如便携式通信设备可以将在延迟线(图3的330)中所存在所需输出频率(F。ut)、抽头数(N)，以及可调频率合成器320的频率范围(Fmin<Fclk<Fmax)编程到处理器316中。基于这些输入，处理器316将使用等式1来求解满足等式的M或M值的范围，其中，M是整数，以便提供寄生输出中的最大减少。M值将从解答集选择，因此，将用来计算对应于所需输出频率(F。ut)、如上计算的M值，以及用在延迟线中的指定多个抽头&^Fclkvariable"fio只要计算所需F。,k，^，将用于实现到延迟线330的所需时钟输入所需的编程变量318写入可调频率合成器320。然后，处理器316计算创建所需输出频率(F。ut)所需的抽头选择顺序，以及生成相应的抽头选择值以便加载到存储器314中。在图5中，将这些抽头选择值称为Cj，其中，j对应于存储抽头选择值的存储单元的地址。为简化起见，Cj将是抽头地址(即，C」=0将对应于抽头0，C广l将对应于抽头1等等)。然而，在实际实现中，写入存储器的抽头选择值可以是位序列，每一位对应于MUX370中的抽头选择器(例如对于4元件延迟线，存储器314中的值1000将抽头0连接到MUX370中的输出，值0100将抽头l与输出连接等等)。对图5的实施例，对可调频率合成器输出时钟322的每一周期，存储地址j的内容输出到MUX370。根据时钟频率与所需输出频率的比率(FdkvanabljF。ut)，对指定时钟周期322，不需要输出跃迁。因此，一些存储地址将包含空值，以便在特定时钟周期期间，不启动抽头。假定此，在存储器314中存储的抽头选择值计算如下1.指定开始抽头的一个的顺序。为简化，该顺序可以从第一抽头T。开始。因此，将在存储器中存储的第一Cj值将是Tc的地址，或C0=0。2.使用下述等式，确定在下一时钟周期中，是否需要抽头<formula>formulaseeoriginaldocumentpage16</formula>(12)其中，Xj确定在对应于不包含输出周期的Cj的周期后的时钟周期的数量。对每一跳过时钟周期，将空值编程到存储器314的相应地址中。在此注意Tmnc操作消去由括号中的表达式产生的数字的小数部M+广分。例如，如果^^=3.9，那么Trunc(3.9)将估计为整数值3。3.只要确定和编程所需跳过时钟周期的数量，使用下述公式，将计算在下一时钟周期中待选的抽头<formula>formulaseeoriginaldocumentpage16</formula>(13)其中，Mod是指如下定义的模数函数Mod[n，m]=n，模数(modulus)n^n/m的整数余数。例如，Mod[33,32]=l，Mod[32，32]=0，Mod[17，8]=l。注意，在上述等式(13)中，Cjavlid将指最后一个有效Cj值(不包括空值)。因此，如果当计算下一抽头选择值时，地址j中的当前值为空，将使用用于Cj的在前值(即，Cj_。。如果Cj^为空值，那么将使用在前值(Cj-2)。该过程继续直到获得有效抽头选择值(C，ud)和使用该值为止。4.重复步骤2和3直到所需多个抽头选择值为止。注意序列中抽头的最大数为M(包括表示跳过时钟周期的空值)。然而，如果M为Mod[M,N]的倍数，那么能使抽头序列减少到(N/(Mod[M,N]"加上跳过时钟周期的数量。例如，假定4抽头延迟线(N=4)以及M的值5，其表示M/N二5/4=1.25以及Mod[M,N]为1。因此，如下表所示，计算抽头地址(Cj)。<table>tableseeoriginaldocumentpage17</column></row><table>处理器316控制计数器311至控制线313以便编程加载到存储器314中的所计算的多个地址的计数器。然后，通过可调频率合成器输出322驱动计数器311，以便计数施加到延迟线330的输入的时钟信号的周期，用于使延迟线与抽头选择过程同步。因此，计数器311将控制提供给存储器314以便确定由MUX370有效地读取哪一存储单元。因此，只要可调频率合成器320已经达到由控制器310确定的编程频率Fdk，^，以及已经加载存储器314和计数器311，并配置用于所需输出频率(F。ut)，计数器311运行和单步调试存储器314中的单元。存储器314在适当的时间，将抽头选择值依次输出到MUX370，以便将延迟时钟信号多路传送到输出，从而形成所需输出信号。图6示例说明表示扩展控制器310结构，根据本发明的实施例，延迟锁定环结构的简单框图。图6包括图3所示的实施例的元件的每一个，为简单起见，在此不重复其细节。图6进一步包括图5所示的调节和抽头选择控制器310的扩展示例，为简化起见，在此也不重复其细节。然而，由图3的实施例能进一步看到从控制器310到可调频率合成器320和MUX370的连接性。具体地，可调频率编程值318输入到合成器320以便编程它，用于生成具有由控制器310确定的频率F。u^^的时钟信号322。另外，将抽头选择值Cj耦合到MUX370，用于控制MUX来以正确顺序和按正确时序选择正确抽头，以便生成具有所需输出频率F。ut的输出信号372。图7示例说明当根据本发明，减少寄生信号时，所需输出信号的对齐。假定延迟线330包括四个延迟元件D1至D4。图7相应地示例说明由此输出的时钟信号322(即不具有延迟或零相移的波形)和三个相应的时延或移相时钟信号(即波形720，730，740)。假定从Dl至D4总延迟一个波长，从D4输出的波形将等效于波形710。如图7所示，每一波形理论上具有相同的频率，但不同延时。此外，在从时间to至时间t4的示例中，生成二H"^—个边缘跃迁时间或延迟时间(即。dO至d20)，MUX370从中选择来生成所需输出波形760。假定本发明使M=5，例如，对指定T。ut，Tw和N。在这种情况下，用于所需输出波形760的边沿跃迁时间将处于5延迟、IO延迟、15延迟、20延迟等等，其分别是延迟的整数倍。因此，控制器310能指示MUX370来选择延迟d5，d10，d15，d20等等以便生成具有所需频率的波形750。图8示例说明根据本发明，调节和抽头选择控制器310的另一实施例的简单框图。图8包括图5所示的实施例的元件的每一个，为简化起见，将不重复其细节。图8进一步包括第二存储元件315，其理论上与RAM存储器元件314相同，用于存储可以用来生成具有与信号372基本上相同频率但相位偏移的第二输出信号的第二抽头选择值集，例如Cq。因此，能使用导出对应于图5的实施例的Cj抽头选择值的上述概述的相同过程来导出用于图8的实施例的Cj抽头选择值。另外，通过使Cj值偏移对应于两个信号间的相移的量，能确定Cq值。本领域的普通技术人员将意识到控制器310可以单独地实现为处理器，具有与参考图5所示的独立处理器相同的功能性，但具有确定对应于用于生成第二输出信号的第二相移时钟信号序列的第二选择值序列Cq的另外的功能性。本领域的普通技术人员将意识到控制器310可以包含存储用于生成具有实质上相同的频率但从输出信号372移相6fiS/;L6fi絡山/t马6h袖r^站iL;生显估66S力k的方/法S乂d;il^//kF鈴MJ乂J7rH'J"rtl!JUJl口7U'JqA/JWA<<i!i-Jtl且u:j夕J7Iw:j'l丁IPH乂uIIo|>'、、曰为示例目的，将存储器元件314和315示为单独的框，但这不意味着暗示它们必须是单独的元件。例如，可以使用单一存储器件，诸如单一随机存取存储器，用于实现这些存储元件的功能。受延迟线网络上的负载限制，限制另外的输出信号的数量。根据图8所示的控制器310的实施例，可以共享普通DLL系统，例如，用于生成一组正交信号，其中，所生成的两个输出信号异相基本上卯度。正交信号是用在例如在无线通信装置中发现的图象载波抑制频率变换信号处理中、并由此与无线信号处理相关的相位相干信号集。在该实例中，可以将正交定义为偏移等于1/(^F。ut)的时间值的两个信号。因此，可以通过下述等式，确定抽头选择值Cq:C《=她d[(C;+，)，AH(14)其中，通过使Cj值偏移M/4，生成Cq抽头选择值。下文的例子示例说明计算用于上述正交实施例的抽头选择值的过程。假定延时锁定环包含具有8个抽头(N=8)的延迟线330。Fclk/Fout的所需比率为1.5，以便该实例的M将为12。使用上述等式12和13，计算Cj抽头选择值，以及使用上述等式14，计算Cq抽头选择值。在该实例中，通过使Cj偏移M/4=12/4=3，确定Cq抽头选择值。下表示例说明所计算的Cj和Cq抽头选择值<formula>formulaseeoriginaldocumentpage20</formula>因此，如图9所示，通过将M限制为二进制数以及将第二抽头选择网络增加到DLL300,可以实现消除用于正交信号生成集的量化效应。然后，可以将这些第二抽头选择值应用于具有理论上处于与来自通过Cj驱动的抽头选择网络(即MUX370)的输出信号相同频率的单独的输出信号的第二抽头选择网络。图9示例说明根据本发明的实施例的延时锁定环结构的简单框图，表示扩展控制器310结构。图9包括图6所示的实施例的元件的每一个，为简化起见，在此不重复其细节。图9进一步包括第二抽头选择电路380，其理论上等于MUX370，以及生成输出信号382。图9进一步包括图8所示的调节和抽头选择控制器310的扩展示例，为简化起见，在此不重复其细节。然而，通过图9的实施例可以进一步看到耦合到MUX380的抽头选择值Cq的连接性，用于控制MUX来按正确顺序和通过正常时间选择正确的抽头以便生成具有所需输出频率，例如F。ut的输出信号382。该实施例可以例如用于如参考图8所述的一组正交信号生成。尽管结合其具体实施例描述了本发明，本领域的技术人员很容易想到另外的优点和改进。本发明，在其更宽方面，不限于所示和所述的具体的细节、代表性装置，以及示例性装置。鉴于上述描述，各种改变、改进和变化对本领域的技术人员来说将是显而易见的。例如，本发明的DLL可以包括如上所述的另外的控制器310和另外的MUXS370以便生成具有不同所需频率的多个输出信号。因此，应理解到本发明不受上述描述限制，但包含根据附加权利要求的精神和范围rrr*、工~ti^"nSr*、A"T.niiVr/I,tf、J尸/T1^込兰以'文、以近々w文化。权利要求1.一种延迟锁定环(DLL)，包括可调频率源，用于生成具有可调频率的时钟信号；调节和抽头选择控制器，用于将第一频率确定为第二频率的函数，以及用于使所述频率源将所述时钟信号的频率基本上调节到所述第一频率，所述第二频率是第一输出信号的所需频率；延迟线，配置成接收时钟信号，用于生成多个移相时钟信号，每一移相时钟信号主要具有所述第一频率以及相对于时钟信号和相对于其他移相时钟信号同相地偏移；以及第一选择电路，用于接收多个移相时钟信号，以及用于每次一个地以及在调节和抽头选择控制器的控制下，选择第一移相时钟信号序列，用于生成主要具有所述第二频率的所述第一输出信号。2.如权利要求1所述的DLL,其中，该延迟线包括级联连接的多个延迟元件，用于生成所述多个移相时钟信号。3.如权利要求1所述的DLL，进一步包括稳定电路，用于使该延迟线基本上稳定到该延迟线上的第一点处的信号和第二处点的信号间的预定所需相移。4.如权利要求3所述的DLL，其中，所述第一点是所述延迟线中的第一延迟元件的输入，以及所述第二点是所述延迟线中最后一个延迟元件的输出。5.如权利要求1所述的DLL，其中，所述可调频率源是频率合成器。6.如权利要求1所述的DLL，其中，所述调节和选择控制器包括处理设备，由此所述处理设备确定所述第一频率以及将至少一个频率调节值输出到所述可调频率源，以便将所述时钟信号的频率基本上调节到所述第一频率，以及所述处理设备进一步确定对应于所述第一移相时钟信号序列的第一选择值序列，以及将第一选择值序列输出到所述第一选择电路，以便所述第一选择电路选择相应的第一移相时钟信号序列来生成所述第一输出信号。7.如权利要求6所述的DLL，其中，所述调节和选择控制器进一步包括存储器元件，耦合到所述处理设备，用于存储所述第一选择值序列，以及用于将所述第一序列输出到所述第一选择电路；以及序列发生器，耦合到所述存储器元件和所述处理设备，用于控制来自所述存储器元件的所述第一选择值序列的输出的定时。8.如权利要求1所述的DLL，进一步至少包括第二选择电路，用于接收多个移相时钟信号和用于每次一个地并且在调节和抽头选择控制器的控制下，选择至少第二移相时钟信号序列，用于生成具有基本上与所述第二频率相同的频率的至少第二输出信号，以及其中，所述第一和至少第二输出信号异相。9.一种用在延迟锁定环中的方法，所述方法包括步骤将第一频率确定为第二频率的函数，所述第二频率是第一输出信号的所需频率；输出至少一个频率调节值，用于使待生成的时钟信号主要具有所述第一频率以及用于进一步使生成多个移相时钟信号，每一移相时钟信号主要具有所述第一频率以及相对于时钟信号和相对于其他移相时钟信号同相地偏移；确定对应于第一多个移相时钟信号序列的第一选择值序列；以及输出所述第一选择值序列，用于每次一个地选择所述移相时钟信号序列，用于生成主要具有所述第二频率的所述第一输出信号。10.—种用在延迟锁定环中的方法，所述方法包括步骤将第一频率确定为第二频率的函数，所述第二频率是第一输出信号的所需频率；将时钟信号的频率基本上调节所述第一频率；生成多个移相时钟信号，每一移相时钟信号主要具有所述第一频率以及相对于时钟信号和相对于其他移相时钟信号同相地偏移；确定对应于第一多个移相时钟信号序列的第一选择值序列；以及每次一个地并且基于所述第一选择值序列，选择所述第一移相时钟信号序列，用于生成主要具有所述第二频率的所述第一输出信号。全文摘要延迟锁定环300包括可调频率源(320)，用于生成具有可调频率的时钟信号；调节和抽头选择控制器(310)，用于根据第二频率的函数，确定第一频率，以及用于使频率源将时钟信号的频率基本上调节到第一频率，第二频率是第一输出信号的所需频率；延迟线(330)，配置成接收时钟信号，用于生成多个移相时钟信号；以及第一选择电路(370)，用于接收多个移相时钟信号，以及用于每次一个地以及在调节和抽头选择控制器的控制下，选择第一移相时钟信号序列，用于生成主要具有第二频率的第一输出信号。文档编号H03K5/00GK101375506SQ200580012807公开日2009年2月25日申请日期2005年3月14日优先权日2004年4月22日发明者保罗·H·盖乐斯,曼纽尔·P·小加巴托,杰弗里·B·威尔海特,约瑟夫·A·查拉斯卡,罗伯特·E·施滕格尔申请人:摩托罗拉公司(在特拉华州注册的公司)