锁相环的制作方法

专利名称：锁相环的制作方法
技术领域：
本发明涉及一种锁相环(PLL)，其可用于例如串行链路接收器之中。
背景技术：
在M.Kossel、T.Morf、W.Baumberger、A.Biber、C.Menolfi、T.Toifl、M.Schmatz的“A multiphase PLL for 10Gb/s Links in SOI CMOSTechnology”(Digest of 2004 IEEE RFIC Symp.，pp207-210，June 2004)中，介绍了用于10Gb/s的串行链路接收器的多相位PLL，其在90nm CMOS工艺中实现。时钟的产生是基于双PLL概念的，这种双PLL概念由基于LC tank的窄带PLL(＝中频或IF PLL)和采用多相位环形振荡器的宽带PLL(＝射频或RF PLL)构成。这种双PLL概念有助于减小相位抖动。由于高的数据速度，具有固定分频比N的静态分频器用在这种多相位RFPLL中。这使得IF PLL的中心频率应当确切地位于fRF_PLL/N，其中，fRF_PLL是多相位RF PLL的频率。由于其狭窄的带宽以及进一步的制程-电压-温度变化，一个基于LC tank的PLL不能用于覆盖宽带RF PLL的整个带宽。绕开这一问题的一种方法是并联使用许多轻微重叠的IF PLL，接下来将它们的输出信号多路传输到RF PLL的基准信号输入。然而，相对于可用的硅面积，这种方法效率低下。
传统的模拟PLL设计面临着许多问题，这些问题与模拟电路设计有关。例如，典型的问题是电荷泵中PMOS电流源与NMOS电流源之间的不匹配。另一个问题与相位频率检测器中的死区有关。所有这些问题降低了PLL的相位噪音性能。取决于所希望的环路带宽，结果得到的环路滤波器的尺寸也成为一个问题。
传统的模拟PLL具有许多构造块，这些构造块强烈依赖于用于实现PLL的技术。一个实例是用在RC环路滤波器中的电容的类型。具有高pF/cm2数量的电容类型——例如薄氧化层电容——常常具有高泄漏电流，并因此需要用不同的电容类型——例如厚氧化层dgncap(由具有厚氧化物层的双栅NFET晶体管构成)——来代替，其是高度非线性的，因为通常用于退耦合而不是用于环路滤波器电容。这些实例说明了在将模拟设计从一种技术移植到另一种技术时有多困难。
因此，在保持其速度的同时为锁相环提供程序可控的分频比成为一项挑战。消除模拟环路滤波器也是一项挑战。另一项挑战是减小或消除电荷泵中的源电流/阱电流不匹配问题以及相位-频率检测器中的死区问题。减小技术依赖性是又一项挑战。

发明内容
根据本发明的锁相环包含频率获取环。频率获取环包含计数器，该计数器适用于对预先确定的时间段内发生的振荡器信号的周期数进行计数，所述预先确定的时间段由基准信号的基准信号周期得出。振荡器信号具有振荡器信号频率和振荡器信号相位。频率获取环还包含减法器，该减法器适用于将计数得到的周期数与所希望的分频因子进行比较，其中，N=fVCOlockedfref,]]>且其中，fVCOlocked表示锁相环锁定状态下所希望的振荡器信号频率，fref表示所述基准信号的频率。这种比较产生了减法器输出频率值。锁相环还包含相位获取环。相位获取环包含相位旋转器(phase rotator)和计数器，相位旋转器用于以旋转器相位对振荡器信号进行调节，计数器适用于对预先确定的该时间段内发生的、经相位调节后的振荡器信号的周期数进行计数。相位获取环还包含减法器，该减法器适用于将计数得到的周期数与所希望的分频因子进行比较。这种比较产生减法器输出相位值。锁相环还包括状态机，该状态机适用于取决于减法器输出频率值与减法器输出相位值实现对振荡器信号频率与振荡器信号相位的调节。
采用这种锁相环，可获得下列优点分频因子可变，但速度可被保持。另外，由于不再需要模拟环路滤波器，可减小硅面积。第三，减轻或甚至是避免了典型的模拟PLL问题，例如电荷泵不匹配以及死区问题。第四，可采用更高的基准频率，以减小相位噪音性能中的20·log(N)影响。最后，PLL设计具有更好的可移植性。
专利从属权利要求中所述的特征可产生进一步的有利开发。
在锁相环的优选实施例中，如果相位获取环判断出已丧失频率锁定，相位获取环适用于跳回到频率获取环。因此，锁相环可适用于如果在相位获取环的使用范围内判断出已丧失频率锁定，再次使用频率获取环。
在锁相环进一步的优选实施例中，频率获取环适用于以频率步长逐步对振荡器信号的频率进行调节，其中，频率步长取决于计数得到的周期与所希望的值之间差值的大小。通过这种方法，可得到更高的频率分辨率。频率步长也称为调整电压阶梯(tuning voltage step)。因此，频率获取环适用于以调整电压阶梯逐步对振荡器信号的振荡器信号频率进行调节，其中，调整电压阶梯取决于计数得到的周期与所希望的值之间差值的大小。
在锁相环的另一优选实施例中，频率获取环包含相位旋转器，相位旋转器的旋转器相位是可调节的。
在此之外，在锁相环的另一优选实施例中，相位获取环适用于以可调节的相位阶梯逐步对振荡器信号的振荡器信号相位进行调节。
在更进一步的优选实施例中，状态机借助查阅表来确定调整电压阶梯、可调节的相位和/或相位阶梯。
在又进一步的优选实施例中，锁相环可包含用于产生振荡器信号的电压控制振荡器，并包含布置在状态机和电压控制振荡器之间的数字-模拟转换器。或者，锁相环可包含用于产生振荡器信号的数字控制振荡器。
优选为，锁相环的计数器包含分频器链和锁存器，其中，计数器在预先确定的时间段后被复位。
这种锁相环可用在串行数据链路之中。


结合附图，参照下面对根据本发明的当前优选实施例——这些实施例只是例证性的——的详细介绍，可更加充分地理解本发明及其实施例。
附图示出了图1为锁相环体系结构的框图；图2为频率获取环的定时图；图3为相位获取环的定时图；图4为当通过锁相环的D触发器读取分频器链的输出值时具有相关的信号群与定时间隔的定时图；图5为频率获取环和相位获取环的第一实施例的流程图；图6为频率获取环和相位获取环的第二实施例的流程图；图7为频率获取环和相位获取环的第三实施例的流程图；以及图8为包含该锁相环的串行数据链路的框图。
具体实施例方式
锁相环PLL的一个实施例在图1中示出。PLL具有用作电压控制振荡器(VCO)的多相位环形振荡器1。在图1所示的实施例中，VCO1产生也称为振荡器信号的六个VCO输出信号sVCO，其具有共同的VCO输出频率fVCO、对应的振荡器信号周期TVCO以及六个不同的相位(0°、60°、120°、180°、240°、300°)。VCO输出信号sVCO被馈送到频率获取环2和相位获取环3。为了保持图1的简洁，仅示出了频率获取环2的部件，但环路2与环路3都包含相位旋转器4、m个1∶2分频级5.1到5.m的级联、m个D触发器6.1到6.m以及减法器7。两环路2和3的实施方式上的不同与相位旋转器4所引入的相移量有关。频率获取环2中的相位旋转器4的相移——即旋转器相位p——保持不变或固定并被称为freqfix，相位获取环3中的相位旋转器4的相移p——即旋转器相位p——是变化的。例如，旋转器相位p可围绕固定的旋转器相位freqfix在宽度适当的范围——例如2π——内变化。由频率获取和相位获取状态机10对相位旋转器设置p和freqfix进行调节和监视，即写入和读取。下文将所有的m个1∶2分频级5.1至5.m统称为分频器链或计数器，因为该分频器链作为计数器工作。D触发器6.1至6.m也称为锁存器。锁存器6.1至6.m中的各个以其输入连接到1∶2分频级5.1至5.m之一的输出。在各环路2、3中，相位旋转器4另外具有控制输入，其被称为输出使能EN。在m个1∶2分频级5.1至5.m——也称为div-2级5.1至5.m——的末端提供高频终端8，其减小或消除导体中的反射。第一变换器9.1和第二变换器9.2串联连接，并由基准信号sref——其具有基准频率fref和对应的基准信号周期Tref——产生输出使能信号EN，输出使能信号EN被传送到相位旋转器4的控制输入。
在另一实施例中，可为频率获取环2和相位获取环3二者提供一个相位旋转器4，也就是说，相位旋转器4是两个环路2、3的共用部分。如果PLL处于频率获取模式，将相位旋转器4的输出和控制输入连接到频率获取环2；如果PLL处于相位获取模式，则连接到相位获取环3。因此，当PLL工作在频率获取环2下时，共用的相位旋转器4采取固定旋转器相位freqfix；在相位获取期间，共用的相位旋转器4采取可调节的旋转器相位p。
环路2、3按以下方式工作如果输出使能信号EN激活了相位旋转器4的输出，在基准信号sref的高状态期间，相位旋转器4使VCO输出信号sVCO通过(见图2)。这意味着相位旋转器4的输出信号只在基准信号sref的正半波被馈送到分频器链5.1至5.m。D触发器6.1至6.m对div-2级5.1至5.m的正输出进行检测，其中，D触发器6.1至6.m在基准信号sref的下降沿锁存div-2级5.1至5.m的状态。锁存器6.1至6.m的输出q0，q1，...qm-1，qm可被看作二进制编码的、基准信号周期一半(＝0.5·Tref)内的振荡器信号周期TVCO的数量q，所述二进制数q也被称为分频器链值q。关于这一点的一个实例在图2中示出。因此，计数器5.1至5.m、6.1至6.m适用于对预先确定的时间段1/2Tref期间发生的振荡器信号sVCO的周期TVCO的数量q进行计数。
一旦分频器链5.1至5.m的输出被锁存，在基准信号sref的负半周期期间，进行下面的计算和活动。
(1)相位旋转器4的输出变为无效，且分频器级5.1至5.m被重新设置，使得分频器链(计数器)5.1至5.m可在基准信号sref的下一个上升沿恢复从零开始的计数。
基准信号sref不必为占空比——即脉冲宽度与周期持续时间的比值——为50％的信号。如果基准信号sref的逻辑高状态的持续时间长于逻辑低状态的持续时间，计数器5.1至5.m可进行更长时间的计数，而后续计算和活动更快地执行，这增加了准确度。如果基准信号sref的占空比偏离50％，可相应地更改所希望的分频因子N。例如，如果占空比为75％，将分频因子改变为1.5xN，以便产生与占空比为50％且所希望的分频因子为N的情况下相同的PLL输出频率。
(2)接着，被锁存的分频器链值q＝[q0，q1，......，qm-1，qm]被馈送到减法器7，在减法器7中，从所希望的分频因子N中减去分频器链值q，其中，N被定义为N=fVCOlockedfref]]>其中，fVCOlocked表示PLL锁定状态下所希望的VCO输出频率。所希望的分频因子N可以取任意整数值。减法器7的减法器输出频率值Yfreq为Yfreq＝N-(q0·20+q1·21+q2·22+......+qm·2m)接着，在状态机10——其也称为频率获取与相位获取状态机——中以下面的方式对结果得到的、减法器7的减法器输出频率值Yfreq进行分析(a)首先，只分析减法器输出频率值Yfreq的符号。
其可以取三种不同的值(i)sgn(Yfreq)＜0VCO输出频率fVCO高于基准频率fref。因此，必须减小VCO输出频率，以便获得频率锁定。
(ii)sgn(Yfreq)＝0VCO输出频率fVCO等于基准频率fref。这意味着获得了频率锁定。
(iii)sgn(Yfreq)＞0VCO输出频率fVCO低于基准频率fref。因此，必须增大VCO输出频率，以便获得频率锁定。
于是，关于减法器输出频率值Yfreq的符号的信息作为数字调整电压阶梯Δv从状态机10传到调整电压编码器11。调整电压编码器11以调整电压阶梯Δv增大或减小调整电压的当前有效数字值vtunedig，并将调整电压的新数字值vtunedig传送到D/A转换器12。于是，D/A转换器12将调整电压的新数字值vtunedig转换为模拟调整电压vtune，模拟调整电压vtune接着被传送到VCO1的控制输入。
(b)除了对减法器输出频率值Yfreq的符号进行评定以外，还可在状态机10中对减法器输出频率值Yfreq的幅值进行评定|Yfreq|＝abs(Yfreq)＝abs(N-(q0·20+q1·21+q2·22+......+qm·2m))减法器输出值Yfreq的幅值可用于对调整电压阶梯Δv的幅值进行调节，也就是说，调整电压阶梯Δv成为可调节的。
频率获取环运行实例在图2的定时图中示出。假设分频器链5.1至5.m具有m＝4的长度，且所希望的分频因子或比率N为8。在基准信号sref的第一个半周期循环期间，分频器链5.1至5.m和后继的锁存器6.1至6.m的输出值q——也称为分频器链值q——为q＝9，且因此，减法器输出频率值Yfreq＝8-9＝-1，这对于频率锁定来说需要以调整电压阶梯Δv来减小调整电压vtune，因为VCO 1的VCO输出频率fVCO高于基准频率fref。在减小调整电压vtune之后，重新对减法器输出频率值Yfreq进行评定，现在，减法器输出频率值Yfreq＝8-6＝2，要求再次增大调整电压vtune，因为VCO输出频率fVCO已经变得低于基准频率fref。重复这种过程，直到获得减法器输出频率值Yfreq＝0。
一旦获得了频率锁定，PLL使用相位获取环3。在相位获取环3中，增大相位旋转器4的旋转器相位p，一直到VCO输出信号sVCO的振荡器信号相位VCO与基准信号sref的基准信号相位ref对准。一旦获得相位对准，用交替的方式以相位阶梯Δ增大和减小相位旋转器4的旋转器相位p，以便使VCO输出信号sVCO的振荡器信号相位VCO的中心在基准信号sref的上升沿附近。关于应该增大还是减小旋转器相位p的信息可从减法器输出相位值Yph中获得，减法器输出相位值Yph对应于相位获取环3中的减法器7的输出。减法器7从所希望的分频因子N中减去分频器链5.1至5.m的二进制编码值Yph＝N-(q’0·20+q’1·21+q’2·22+......+q’m·2m)其中，q’＝[q’0，q’1，......，q’m]为相位获取环3中的锁存器6.1至6.m的输出值。因此，输出值q’是相位获取环3中相位旋转器4以旋转器相位p经受相位调节的情况下的分频器链值q’。
增大相位旋转器4的旋转器相位p，直到减法器输出相位值Yph从0变为1，这意味着VCO输出信号sVCO的上升沿与基准信号sref的上升沿对准，但是是在1/2TVCO的相位偏移处。在该相位偏移位置上，最低有效计数器值q’0不再从0切换到1或从1切换到0，因此，存储在锁存器6.1至6.m中的分频器输出的二进制编码值q’减小1，这又导致减法器输出相位值Yph的结果从Yph＝0变为Yph＝1。一旦达到这种状态，相位旋转器4在该相位偏移位置附近以+/-Δ的相位增量——也称为相位阶梯——切换旋转器相位p。这种过程一直持续，直到PLL解除频率锁定时，其为PLL重新采用频率获取环2进行频率锁定的时候。
在PLL的进一步的实施例中，对相位阶梯Δ——即旋转器相位p的相位增量或减量+/-Δ——进行适应性的调节，以便减小过高的相位阶梯Δ值产生的噪音效应。通过评定从+Δ到-Δ或从-Δ到+Δ的连续相位阶梯变化的长度来进行适应性调节。基于查阅表，取决于相位阶梯Δ变化的当前模式的长度，对相位旋转器4的相位增量或减量+/-Δ进行适应性调节。
在图3的定时图中给出了一个实例，该实例示出了相位获取环3的功能原理。下面，假设相位旋转器4到目前为止已进行了连续的相位增量Δ，但没有完成相位对准。因此，VCO输出频率fVCO仍然滞后于基准频率fref且减法器输出相位值Yph＝0，或者，换句话说，VCO输出信号仍然以某个相位差滞后于基准信号sref。这种情况在图3的左侧部分示出。由于减法器输出相位值Yph＝0，旋转器相位p以相位增量Δ增大。然而，在施加相位增量Δ之后，VCO输出信号sVCO的振荡器信号相位VCO领先于基准信号sref的基准信号相位ref。由于在本实例中相位增量Δ大到将旋转器相位p移动得超过临界相位偏移，减法器7的减法器输出相位值Yph得出Yph＝+1，这导致PLL再度使旋转器相位p以相位增量Δ减小；其中，在临界相位偏移上，在分频器链5.1到5.m中，分频器链值q’的最低有效计数器值不再切换。理想地为现在，相位增量Δ以上面介绍的步长调节方法连续减小。
图4示出了发生在频率获取环2中的可能的频率漂移，其使得对频率锁定进行检查是可取的，即使是在相位获取环3中。在基准信号sref为高的时间段中，VCO输出信号sVCO经过相位旋转器4和分频器链5.1至5.m传送。在该时间段中，D触发器6.1至6.m的主锁存器是透明的，因此由D触发器的主锁存器对div-2级5.1至5.m的输出变化进行监视。也就是说，D触发器的主锁存器将跟随div-2级5.1至5.m的输出，而D触发器的输出不变，这是因为D触发器的从锁存器处于“保持”模式。如果基准信号sref——其在D触发器的时钟输入上存在——从逻辑高变到逻辑低，从锁存器接收主锁存器的当前逻辑电平，且主锁存器变为失效。于是，从锁存器保持刚刚读入的逻辑值，直到基准信号sref的下一个下降沿。延迟链的复位信号——其也从基准信号sref得到——和D触发器的下降沿时钟应当相对于彼此延迟，使得D触发器的从锁存器可以在延迟链5.1至5.m被复位之前安全地从D触发器的主锁存器读取数据。
如果假设D触发器的无穷高的灵敏度——这意味着即使是在输入信号仅仅略微高于零的情况下D触发器的主锁存器能够检测逻辑高电平，显然，如果基准信号sref的下降沿发生在图4中用参考标志PD表示的时间段内，D触发器的输出呈现逻辑高值。这意味着，在时间段PD内，D触发器能够检测出逻辑高。这暗含着，当用所提出的方法、基于将计数器值q与预定义的分频因子N进行比较来检测VCO输出频率fVCO时，存在VCO输出信号周期的一半即1/2TVCO的不确定度。如果希望的分频因子为N，而所测量到的计数器值也等于N，频率获取环3输出Yfreq＝N-N＝0，其意味着PLL是频率锁定的。然而，如果基准信号sref的下降沿发生在接近图4所示时间段PD开始时，则即使计数器值q等于所希望的分频因子N，VCO输出频率fVCO可能略微过高；反之亦然，如果基准信号sref的下降沿发生在接近时间段PD结束时，VCO输出频率fVCO可能略微过低。实际VCO输出频率fVCO与理想的N·fref值之间的差表现为频率漂移，其可能导致用Yfreq＝0表示的频率锁定的丧失。由于PLL在发生Yfreq＝0时采用相位获取环3，应当在相位获取环3中检查PLL是否仍然是频率锁定的。应当在重复的或连续的基础上有利地进行这种检查。
图4中的情况1和2显示，如果由于输入信号已经在所指示的逻辑零区域中，频率获取环2中的分频器链5.1至5.m的输入信号——其在图4中称为VCO输出信号sVCO——已经相对于基准信号sref的上升沿偏移太多，那么，D触发器的输出不再变为逻辑1，这意味着用[qm，qm-1，......，q1，q0]表示的计数器值减小了1，这是由于最低有效计数器值q0——即直接跟随相位旋转器4的div2级5.1——不再进行切换。在实际系统中，图4中的情况1与情况2的基准信号sref的下降沿发生在同一时间点上，这是由于基准频率fref被假定为固定的，且VCO输出频率fVCO成为被移相的。仅出于说明目的而选择图4所示的当前信号配置，其暗含着基准信号sref的相移。
在实际情况中，PLL首先通过频率获取环2经历两三次VCO输出频率fVCO的迭代，并使用相位获取环3，一直到PLL是频率锁定的，没有频率漂移或只有可忽略的频率漂移。
PLL还能在相位获取环3中对相对较小的频率漂移进行补偿，因为其可通过相位旋转器4中相位设置的适当改变来消除相位对准位置的相对较小的位移。也就是说，如果VCO输出频率fVCO略微过高，那么，用于相位对准的VCO输出信号sVCO的相关沿将相对于基准信号sref的上升沿——其被假设为相对于时间轴保持不变——向右侧移动。由于相位获取环3中的相位旋转器4试图使基准信号sref的上升沿与VCO输出信号sVCO的相关沿对准，于是，其将不断地使其相移以相位阶梯Δ减小，以便对漂移的VCO输出信号sVCO的增加的相移进行补偿。换句话说，如果PLL输出信号直接取自相位获取环3中的相位旋转器4的输出，即使VCO输出信号sVCO是漂移的，可以得到相位锁定信号。PLL的这种配置可用于只采用差分PLL输出信号(differential PLL output signal)的应用场合，例如，在图8所示的串行链路发送器中。然而，对于多相位VCO振荡器信号sVCO的所有相位信号均被采用的应用场合——其典型地为为了在时钟信号恢复环中进行相位内插的、在串行链路接收器处的情况——可采取原始配置，在所述原始配置中，PLL输出包含直接取自VCO1的输出的所有相位信号。在该配置中，花费较长的时间、一直到发生相位锁定，这是因为为了消除如上所述的可能的频率漂移，PLL首先经历多个频率获取周期。
下面介绍图5所示的PLL流程图，其是频率获取环2和相位获取环3的第一实施例。在PLL于步骤S1中被启动之后，用下面的方法使用频率获取环2。D触发器6.1至6.m读取分频器链5.1至5.m，其输出值q0至qm表示分频器链值q，即二进制编码的、在基准频率周期Tref一半内的VCO输出信号sVCO的周期数q。也就是说，在0.5·Tref内的VCO输出信号sVCO周期数q为q＝qm·2m+qm-1·2m-1+......+q1·2+q0接着，在步骤S2中，减法器输出频率值Yfreq被计算为Yfreq＝N-(qm·2m+qm-1·2m-1+......+q1·2+q0)其中，N为所希望的分频因子。
在接下来的步骤S3中，对减法器输出频率值Yfreq的符号进行评定。如果减法器输出频率值Yfreq的符号为+1，则在步骤S4中，使调整电压vtune以调整电压阶梯Δv增大，这是因为VCO输出频率fVCO太低。然后，重复步骤S2。然而，如果减法器输出频率值Yfreq的符号为-1，则在步骤S5中使调整电压vtune以调整电压阶梯Δv减小，这是因为VCO输出频率fVCO太高。然后，重复步骤S2。这里假设VCO1有正的调整特性，因此调整电压vtune的增大导致VCO输出频率fVCO的增大。如果VCO特性为负，方向或符号相应地改变。如果减法器输出频率值Yfreq的符号为0，则已经实现频率锁定，并且接下来使用相位获取环3。该方法在步骤S6中继续。以这样的准确度获得频率锁定fref±12·TVCO]]>在流程图中的这一点上，VCO输出频率fVCO仍然可按最大为1/TVCO的比率(rate)偏移。
相位获取按照以下方式工作在步骤S6中，在相位获取环3中以相位增量Δ增大相位旋转器4的旋转器相位p。接着，在步骤S7中，计算减法器输出相位值Yph和减法器输出频率值Yfreq。在减法器输出相位值Yph的计算中，已在步骤S6中施加的相位增量被隐含地考虑进来，这是因为相位获取环3中确定的项q’m·2m+q’m-1·2m-1+......+q’1·2+q’0受到相位旋转器4的旋转器相位p的实际值的影响。q值后面的单引号’表示该q值取自相位获取环3的D触发器6.1至6.m的输出。对应的、频率获取环2中的D触发器6.1至6.m的输出没有单引号。
在步骤S8中，检查PLL是否还是频率锁定的。如果减法器输出频率值Yfreq等于0，那么PLL仍然是频率锁定的，并执行步骤S9。然而，如果减法器输出频率值Yfreq不等于零，那么，再次执行步骤S3。由于步骤S3中指出的开始时存在的潜在频率漂移，或者由于抖动或其他噪音影响，PLL在当时已失去了频率锁定。
在步骤S9中，检查PLL是否是相位锁定的。如果减法器输出相位值Yph等于零，那么，在步骤S6中使旋转器相位p以相位增量Δ增大，这是因为VCO输出信号sVCO的振荡器信号相位VCO滞后于基准信号sref的基准信号相位ref。然后，再次执行步骤S7。然而，如果减法器输出相位值Yph不等于零，例如Yph＝1，则在步骤S10中，使旋转器相位p以相位增量Δ减小，这是因为VCO输出信号sVCO的振荡器信号相位VCO超前于基准信号sref的基准信号相位ref。然后，再次执行步骤S7。
假设PLL保持频率锁定，其中，减法器输出相位值Yph反复在Yph＝0与Yph＝1之间切换减法器输出相位值Yph，步骤S6、S7、S8、S9代表无止尽的循环。也就是说，不断地按相位增量Δ增大和减小旋转器相位p，最终达到一种“开关式相位锁定”。
下面介绍图6所示的PLL流程图，其是频率与相位获取环2、3的第二实施例。图6所示的流程图代表了图5所示流程图的扩展。这种扩展与环路增益的调节有关，这种调节是通过对频率获取环2中的调整电压阶梯Δv以及相位获取环3中的相位增量Δ的大小进行适应性调节实现的。这两种调节均可改进PLL的锁定性能，因为在锁定状态下适应性地减小环路增益，这减小了由于引入的噪音所引起的抖动的发生。以下介绍图6的流程图中的附加环路增益调节实体。
在步骤S11中，对调整电压阶梯Δv的调节如下所述地工作基于对减法器输出频率值Yfreq幅值的评定来对调整电压阶梯Δv进行调节。减法器输出频率值Yfreq的幅值越大，为获得更快的频率锁定，所应施加的调整电压阶梯Δv的步长越大。反之，在减法器输出值Yfreq缩小的情况下，为了减小由锁定方法引入的噪音，施加的调整电压阶梯Δv的步长应当减小。借助查阅表——其中，将减法器输出频率值Yfreq的幅值与对于调整电压阶梯Δv大小的预先确定的设置模式进行对照——可包括这些情况(例如可参见图6的流程图中的步骤S11)。
在步骤S12中，对相位增量Δ的调节如下所述地工作在相位获取环3中，相位旋转器4的可调节旋转器相位p将VCO输出信号sVCO的振荡器信号相位VCO对准到基准信号sref的基准信号相位ref。上面介绍的步骤S6、S7、S8、S9与S10中的相位获取导致VCO输出信号sVCO的上升沿在基准信号sref的上升沿周围切换。基准信号sref的下降沿也可被采用。在图5所示的流程图中，这种切换与相位增量Δ的固定值相关联。相位锁定由减法器输出相位值Yph从Yph＝0到Yph＝1、从Yph＝1到Yph＝0的连续变化示出。这种行为表示如上所述的、VCO输出信号sVCO的沿在基准信号sref的沿的周围切换。如果PLL开始切换减法器输出相位值Yph的值，减小相位增量Δ的固定量是有意义的，因为这有助于减小所引入的噪音导致的抖动的产生。这可通过对成串发生的减法器输出相位值Yph变化的次数进行评定来实现。与对调整电压阶梯Δv的调节类似，使用了查阅表，表中将切换减法器输出相位值Yph的事件的长度与相位增量Δ的预定义设置进行对照。如图6的流程图的步骤S12中的例证性查阅表所示，适用这样的规则减法器输出相位值Yph变化的长度越长，相位增量Δ的值变得越小。
相位获取环3的做法与频率获取环2形成对照，不直接影响VCO调整电压vtune。为了保持VCO输出信号sVCO与基准信号sref相位对准，即使与N*fref相比存在VCO输出信号sVCO的频率漂移，相位获取环3实际所做的是反复调整相位获取环3中的相位旋转器设置。这种潜在频率漂移在相位获取环3的运行中得到补偿。
在进一步的PLL配置中，通过利用相位获取环3中的当前相位旋转器设置——接下来使其对状态机10可用——获得改进的锁定性能。其流程图在图7中示出，该流程图示出了通过在频率获取环2中利用由p-freqfix给出的相位偏移信息、用于对锁定过渡过程进行加速的PLL配置。相移值p和freqfix在频率获取和相位获取状态机10中可用，其还可确定相位差p-freqfix一旦VCO输出信号sVCO已被对准到基准信号sref的上升沿，相位获取环3中的当前相位旋转器设置给出一指示，该指示是关于频率获取环2中原始的固定相位旋转器设置freqfix距相位获取环3中对于旋转器相位p所确定的希望相位对准位置偏移了多少。于是，信息(p-freqfix)可用在频率获取环2中，或者将其原始的固定相位旋转器设置freqfix调节到与刚刚接收到的相位获取环3的相位旋转器设置具有可比性的新设置，或者可用于相应地对调整电压阶梯Δv进行调节。第一种方法可显著加快锁定行为。相应地对调整电压阶梯Δv进行调节的第二种方法可能花费较多的基准信号sref周期，直到PLL锁定。图7的流程图示出了两种方法的结合。基于查阅表方法，根据对减法器输出频率值Yfreq符号的评定、减法器输出值Yfreq的幅值以及相位获取环3中的相位旋转器4的旋转器相位p，在频率获取环2中对固定旋转器相位freqfix的相位旋转器设置以及调整电压阶梯Δv进行调节。为简化起见，在图7所示步骤S15的查阅表实例中，只采用旋转器相位p代替相位差(p-freqfix)作为输入值。根据流程图，在步骤S15中，固定相位旋转器设置freqfix在相位旋转器设置阶梯Δfreq上变化。与前面的图5和图6中的流程图相比，引入了称作相位对准标志var_ph_done的变量，该变量表示是否已通过相位获取环3以及是否获得相位对准。如果已经通过相位获取环3并获得了相位对准，在步骤S16中将相位对准标志var_ph_done设置为1。在频率获取环2中，在步骤S13中检查相位对准标志var_ph_done。如果其等于零，在步骤S14中对相位对准标志var_ph_done进行重置，并根据步骤S15执行对步长以及相位旋转器设置freqfix的调节。否则，执行上面介绍的步骤S11。
图8示出了所提出的PLL在包含发送器20和时钟-数据恢复接收器22的串行链路中的应用。发送器20在其输入接收并行数据，该数据在稍后经由数据通道21被串行发送。时钟-数据恢复接收器22输出所恢复的并行数据。接收器22典型地采用相位内插器来为所接收的串行化数据流的检测产生正确的采样相位。因此，接收器侧的PLL应当提供多个相位。一种产生多个相位的方法是采用基于环形振荡器的PLL。环形振荡器具有相对较差的相位噪音性能。为了避免直接连接到有噪音的基准频率源时环形PLL的相位噪音性能变得更糟，可采用级联PLL概念，其中，第一PLL——所谓的IF PLL——充当使基准频率尽可能清洁的清洁PLL。这一任务采用具有相对较低的抖动产生的VCO1，其典型地导致在该PLL中采用LC振荡器。然而，LC振荡器具有相对较窄的带宽。如果该应用试图覆盖多个频带，这种PLL的带宽可能不能跟踪多相位PLL的较宽带宽。为了解决这一问题，宽带PLL提供了不同的反馈分频因子，以便使窄带IF PLL信号增加到串行链路所希望的、不同的数据网络频带。通过所谓的双模预定标器(dual-modulus prescaler)或Johnson分频器，可在PLL中提供不同的分频因子。然而，在较高的速度下，双模预定标器可能难以适当运行，这是因为其采用内部反馈环从分频因子N改变为分频因子N+1。通过采用包括m个1∶2分频级的固定1∶2m分频器——其中间状态被适当读取和解释以获得所希望的不同的分频因子，结合图1至图7所介绍的PLL解决了这一问题。
图示和介绍了一种新方法以及设备的优选实施例，注意，在不脱离本发明精神或所附权利要求范围的情况下，可在该方法和设备中做出更改和变动。
权利要求
1.锁相环，其包含-频率获取环(2)，所述频率获取环具有--计数器(5.1-5.m，6.1-6.m)，其适用于对预先确定的时间段(1/2 Tref)期间发生的振荡器信号(sVCO)的周期(TVCO)的数量(q)进行计数，所述振荡器信号(sVCO)具有振荡器信号频率(fVCO)和振荡器信号相位(VCO)，所述时间段得自基准信号(sref)的基准信号周期(Tref)，以及--减法器(7)，其适用于将所述计数得到的周期(TVCO)的数量(q)与希望的分频因子(N)进行比较，其中N=fVCOlockedfref,]]>且其中，fVCOIocked表示所述振荡器信号(SVCO)在所述锁相环的锁定状态下希望的频率，fref表示所述基准信号(sref)的频率，所述比较产生了减法器输出频率值(Yfreq)，-相位获取环(3)，所述相位获取环具有--相位旋转器(4)，其用于以旋转器相位(p，freqfix)对所述振荡器信号(SVCO)进行调节，--计数器(5.1-5.m，6.1-6.m)，其适用于对所述预先确定的时间段(1/2Tref)期间发生的、经所述相位调节后的振荡器信号(sVCO)的周期(TVCO)的数量(q’)进行计数，--减法器(7)，其适用于将所述计数得到的周期(TVCO)的数量(q’)与所述希望的分频因子(N)进行比较，所述比较产生减法器输出相位值(Yph)，-状态机(10)，其适用于取决于所述减法器输出频率值(Yfreq)和所述减法器输出相位值(Yph)，对所述振荡器信号(sVCO)的所述振荡器信号频率(fVCO)和所述振荡器信号相位(VCO)进行调节。
2.根据权利要求1的锁相环，其适用于如果其判断为在所述相位获取环(3)的使用范围内丧失了频率锁定，再次使用所述频率获取环(2)。
3.根据权利要求1或2的锁相环，其中，所述频率获取环(2)适用于以调整电压阶梯(ΔV)逐步调节所述振荡器信号(sVCO)的所述振荡器信号频率(fVCO)，所述调整电压阶梯(ΔV)取决于所述计数得到的周期(q)和所述希望值(N)之间的差的大小。
4.根据权利要求1至3中任意一项的锁相环，其中，所述相位获取环(3)适用于以可调节的相位阶梯(Δ)逐步调节所述振荡器信号相位(VCO)。
5.根据权利要求1至4中任意一项的锁相环，其中，所述状态机(10)适用于借助查阅表，确定所述调整电压阶梯(ΔV)、所述旋转器相位(Δ)和/或所述相位阶梯(Δ)。
6.根据权利要求1至5中任意一项的锁相环，其还包含电压控制振荡器(1)和数字-模拟转换器(12)，所述电压控制振荡器用于产生所述振荡器信号(sVCO)，所述数字-模拟转换器被布置在所述状态机(10)与所述电压控制振荡器(1)之间。
7.根据权利要求1至6中任意一项的锁相环，其中，所述计数器(5.1-5.m，6.1-6.m)包含分频器链(5.1-5.m)和锁存器(6.1-6.m)，且其中，所述计数器(5.1-5.m，6.1-6.m)在所述预先确定的时间段(1/2 Tref)之后被复位。
全文摘要
根据本发明的锁相环包含频率获取环。频率获取环包含计数器，该计数器适用于对预先确定的时间段内发生的振荡器信号的周期数进行计数，频率获取环还包含减法器，该减法器适用于将计数得到的周期数与所希望的分频因子进行比较。锁相环还包含相位获取环。相位获取环包含相位旋转器和计数器，相位旋转器以旋转器相位对振荡器信号进行调节，计数器适用于对该预先确定时间段内发生的、经相位调节后的振荡器信号的周期数进行计数。相位获取环还包含减法器，该减法器适用于将计数得到的周期数与所希望的分频因子进行比较。锁相环还包括状态机，该状态机适用于取决于减法器输出频率值与减法器输出相位值，对振荡器信号频率与振荡器信号相位进行调节。
文档编号H03L7/181GK101013892SQ20061014708
公开日2007年8月8日 申请日期2006年11月14日 优先权日2005年12月20日
发明者M·A·科塞尔, T·E·莫尔夫 申请人:国际商业机器公司