专利名称：产生时钟信号的时钟产生电路和方法
技术领域：
本发明涉及一种产生时钟信号的时钟产生电路和方法。
背景技术：
图1A举例说明了一种传统的锁相环，其包括相位检测器(PD)10、电荷泵(CP)12、回路滤波器(LP)14、压控振荡器(VCO)16、一个或多个分频器18-1、18-2、和/或一个或多个分频器20。
相位检测器(PD)10接收外部时钟信号ECLK并且响应于外部时钟信号ECLK与反馈时钟信号DCLK之间的相位差而产生UP或DN信号。当外部输入信号ECLK的相位超前于反馈时钟信号DCLK的相位时，激活UP信号。当ECLK的相位滞后于DCLK的相位时，激活DN信号。
响应于被激活的UP信号，电荷泵(CP)12和/或回路滤波器(LP)14增大控制电压Vc的电平，而响应于被激活的DN信号降低控制电压Vc的电平。
例如，当ECLK的频率是1GHz时，为了获得一个或多个2GHz频率的最终内部时钟，传统压控振荡器(VCO)16产生两个时钟信号CLK0和CLK180，其中，每个的频率为4GHz。分频器18-1对时钟信号CLK0进行分频以产生两个时钟信号ICLK0、ICLK180，其中，每个的频率为2GHz。分频器18-2对反相时钟信号CLK180进行分频以产生两个时钟信号ICLK90、ICLK270，其中，每个的频率为2GHz。
分频器20接收时钟信号ICLK0、ICLK180、ICLK90以及ICLK270中之一并输出反馈时钟信号DCLK，频率为1GHz，其等于ECLK的频率。
也就是说，为了获得比ECLK更高频率的最终内部时钟信号ICLK0、ICLK180、ICLK90和I CLK270，分频器20是必须的。换句话说，当PLL不包括分频器20时，最终内部时钟ICLK0-ICLK270的频率不等于外部输入时钟ECLK的频率。
其结果是，传统锁相环的问题在于当电源电压受噪声的影响时，这个噪声会导致输出最终时钟信号ICLK0、ICLK180、ICLK90和ICLK270包括误差成分。这其中的一个原因在于因为控制电压Vc很容易由不稳定的供电电压所改变。VCO 16输出的时钟信号的频率取决于控制电压Vc的电压电平。另外，传统PLL的缺点是在完成了锁存操作之前他们需要十分持久。
图1B举例说明了另一个传统锁相环图1B的传统锁相环包括一些与图1A相同的单元。除了一个或多个分频器18-1、18-2以及一个或多个分频器20之外，图1B的传统锁相环还包括一个或多个分频器18-3、18-4、18-5和18-6。如所示，每个CLK和CLKB的频率比ECLK的频率高了八倍，而iCLK0-iCLK270的频率比ECLK的频率高了四倍。更进一步，每个ICLK0-ICLK315的频率比ECLK的频率高了两倍。
举例来说，如果ECLK的频率是1GHz，则CLK和CLKB的频率是8GHz，iCLK0-iCLK270的频率是4GHz，以及ICLK0-ICLK315的频率是2GHz。在低功率电源电压条件下(例如，小于2VDD)，传统VCO 16无法产生频率为8GHz的输出时钟CLK和CLKB。
与图1A所示的锁相环类似，在图1B所示的锁相环中，VCO 16输出的时钟信号的频率取决于控制电压Vc的电压电平。同样地，图1B所示传统PLL的缺点是在完成锁存操作之前需要相当长的时间。
图2举例说明了传统的压控振荡器，例如图1的VCO 16。传统压控振荡器16包括第一环形振荡器16-1，其包括在环形结构中形成的一个或多个反相器I1、I2、I3；第二环形振荡器16-2，其包括在环形结构(例如与第一环形振荡器16-1配置相同)中形成的一个或多个反相器I4、I5、I6；以及包括一个或多个反相器I7、I8的锁存电路16-3，用于锁存CLK和CLKB。
响应于控制电压Vc的电平而对输出时钟CLK/CLKB的频率进行控制。当控制电压Vc的电平增大时，输出时钟CLK/CLKB的频率增大。当控制电压Vc的电平减小时，输出时钟CLK/CLKB的频率减小。
图3举例说明了一种传统的延迟锁定环，其包括相位检测器(PD)30、电荷泵(CP)32、回路滤波器(LP)34、压控延迟线(VCDL)36、选择及相位内插器38、控制电路(CC)32、以及相位检测器(PD)40。如图3所示，压控延迟线(VCDL)36产生多个时钟信号CLK0、CLK90、CLK180、CLK270，其中，相邻时钟信号之间具有相同的相位差并且响应于控制电压Vc而从外部时钟信号ECLK开始被延迟期望的时间。在图3例举的说明中，VCDL 36产生了四个时钟信号。
在选择了两个输入时钟信号以及在所选的两个时钟信号之间对相位进行插值之后，响应于控制信号CON，选择及相位插值电路38产生最终内部时钟信号ICLK0、ICLK90、ICLK180、和ICLK270。响应于UP或DN信号，控制电路(CC)42产生控制信号CON。
图3中举例说明的传统的延迟锁定环是双环结构，第一个环是由相位检测器(PD)30、电荷泵(CP)32、回路滤波器(LP)34、压控延迟线(VCDL)36形成的，而第二个环是由选择及相位插值电路(CC)38、控制电路(CC)32以及相位检测器(PD)40形成的。图3的传统延迟锁定环带来的一个问题是环锁定时间相对较长。
图4举例说明了图3的压控延迟线(VCDL)36的示例实施。如图4所示，压控延迟线(VCDL)36包括四个延迟单元D1-D4。每个延迟单元D1-D4输出相应的时钟信号CLK0-CLK270。压控延迟线(VCDL)36响应于控制电压Vc而输出反馈时钟信号FCLK，其是距外部时钟信号ECLK而被延迟的。
如以上所阐述的，DLL的控制电压Vc很容易被不稳定的供电电压所修改。其结果是，取决于控制电压Vc的电压电平，压控延迟线VCDL 36输出的时钟信号(CLK0-CLK270和FCLK)的频率同样是可变的。如果控制电压Vc包括噪声，那么输出时钟信号(CLK0-CLK270和FCLK)包含误差，例如相位误差。另外，如上所述，传统DLL的缺点在于环锁定时间相对较长。
发明内容
本发明的示例实施例是时钟产生电路、产生时钟信号的方法、以及把反馈时钟信号的相位锁定于外部时钟信号的方法。
本发明的示例实施例是包括时钟产生电路的多相时钟发生器以及包括多相时钟发生器的存储器设备。
本发明的示例实施例是把数据写入存储器以及从存储器中读出数据的存储系统和方法，包括多个存储器设备。
本发明的示例实施例是时钟产生电路、多相时钟发生器、以及存储器设备，其包括超环形振荡器。
本发明的示例实施例是时钟产生电路、多相时钟发生器、以及存储器设备，其包括一个或多个回路。
本发明的示例实施例是时钟产生电路、多相时钟发生器、以及存储器设备，其在完成锁存操作之前需要缩短的时间。
本发明的示例实施例是时钟产生电路、多相时钟发生器、以及存储器设备，其对电源电压波动较不敏感。
本发明的示例实施例是直接接收外部时钟信号的时钟产生电路。
在本发明的示例实施例中，时钟产生电路包括直接接收外部时钟信号并且输出反相外部时钟信号的反相器、串联地设置的M个(其中M是≥1的整数)回路，第一回路接收反相外部时钟信号，N个回路中的每一个具有n个(其中n是≥2的整数)节点，M-1个回路中的每一个产生n个中间内部时钟信号，每个中间内部时钟信号位于n个节点中的相应的一个节点之处，其中n个中间内部时钟信号的频率是外部时钟信号与反相外部时钟信号的频率的倍数，以及n组反相器，每组反相器包括M-1个串联连接的反相器，M-1个反相器中的每一个从前一个回路中接收相应的中间内部时钟信号并且向下一个回路输出相应的中间内部时钟信号。
在本发明的另一个示例实施例中，M个回路包括一个超环形振荡器(hyperring oscillator)。
在本发明的另一个示例实施例中，n组反相器中的每一组都包括串联连接的M个反相器，以及时钟产生电路还包括第(M+1)个回路，其与该M个回路串联，第(M+1)个回路具有n个节点，每个节点从每个第M个反相器中接收相应的中间内部时钟信号并且产生n个内部时钟信号，每个内部时钟信号处于n个节点中相应的一个节点之处。
在本发明的另一个示例实施例中，每一个第(M+1)个回路都包括多个环。
在本发明的另一个示例实施例中，每一个第(M+1)个回路都包括单个环。
在本发明的另一个示例实施例中，n是从包括4、5、6、8、9、10、12、15、18的组中选择出来的。
在本发明的另一个示例实施例中，n组反相器中的每一组包括串联连接的M个反相器，时钟产生电路还包括第(M+1)个回路以及第(M+2)个回路以及第(M+2)组反相器，第(M+1)个回路和第(M+2)个回路串联于该M个回路且彼此并联，第(M+1)个回路具有n个节点，一部分节点从第M个反相器中接收相应的中间内部时钟信号，第(M+2)个回路具有n个节点，一部分节点从产生n个内部时钟信号的第M个反相器中接收相应的中间内部时钟信号，每个中间内部时钟信号处于n个节点中相应的一个节点之处，n组反相器的第一组，每个反相器从第(M+1)个回路中接收相应的中间内部时钟信号；n组反相器的第二组，每个反相器从第(M+2)个回路中接收相应的中间内部时钟信号；以及n组反相器的第三组，每个反相器从n组反相器的第一组和n组反相器的第二组中的相应反相器中接收输出并且产生n个内部时钟信号。
在本发明的另一个示例实施例中，存储设备包括存储单元阵列、用于接收外部时钟信号和反馈时钟信号的多相时钟发生器，并且包括用于直接产生至少n个(其中n是≥2的整数)内部时钟信号的至少一个时钟发生器电路、用于接收该至少n个内部时钟信号和产生p个控制信号(其中p是≥2的整数)的控制信号发生器电路、用于接收串行比特流二进制位并且响应于p个控制信号中的每一个而将串行比特流转换成要被写入存储单元阵列的并行比特流的至少一个串行-并行转换器、以及用于从存储单元阵列中接收并行比特流并且响应于p个控制信号中的每一个而把并行比特流转换成串行比特流的并行-串行转换器。
在本发明的另一个示例实施例中，一种用于产生n个内部时钟信号(其中，n是≥2的整数)的方法，包括直接接收外部时钟信号并且把外部时钟信号反相，从反相的外部时钟信号中产生n个中间内部时钟信号，对该n个中间内部时钟信号进行M次(其中，M是≥1的整数)相位插值以产生n个内部时钟信号。
在本发明的另一个示例实施例中，一种用于把反馈时钟信号的相位锁定在外部时钟信号的方法，包括接收外部时钟信号和反馈时钟信号，当外部时钟信号的相位超前于反馈时钟信号的相位时输出上行信号以及当外部时钟信号的相位延后于反馈时钟信号的相位时输出下行信号，响应于该上行信号和下行信号产生至少一个控制信号，以及直接产生至少n个(其中，n是≥4的整数)内部时钟信号，至少一个控制信号控制该n个内部时钟信号中的至少一个的相变，以及从n个内部时钟信号中的至少一个中产生反馈时钟信号。
根据下面提供的示例实施例的详细说明和附图本发明可被更加充分地理解，所述详细说明和附图仅仅是为了说明的目的，因而并不是限制本发明。
图1A举例说明了一种传统的锁相环。
图1B举例说明了另一种传统锁相环。
图2举例说明了一种传统的压控振荡器。
图3举例说明了一种传统的时延锁定环。
图4举例说明了图3的传统压控延迟线(VCDL)的示例实施。
图5A举例说明了根据本发明的示例实施例的时钟产生电路，其中，N＝4。
图5B是图5A的时钟产生电路的示例等效示意图。
图6A举例说明了根据本发明的另一个示例实施例的时钟产生电路，其中，N＝4。
图6B是图6A的时钟产生电路的示例等效示意图。
图7A举例说明了根据本发明另一个示例实施例的一种时钟产生电路，具有单环或锁存器配置，其中，N＝4。
图7B是图7A的时钟产生电路的示例等效示意图。
图8是根据本发明的另一个示例实施例的时钟产生电路的示例等效示意图，其中，N＝5。
图9是根据本发明的另一个示例实施例的时钟产生电路的示例等效示意图，所述时钟产生电路具有锁存器配置，其中，N＝5。
图10是根据本发明的另一个示例实施例的时钟产生电路的示例等效示意图，其中，N＝6。
图11是根据本发明的另一个示例实施例的时钟产生电路的示例等效示意图，所述时钟产生电路具有锁存器配置，其中，N＝6。
图12是根据本发明另一个示例实施例的回路的示例等效示意图。
图13举例说明了根据本发明一个示例实施例的多相时钟发生器。
图14A举例说明了根据本发明另一个示例实施例的多相时钟发生器。
图14B举例说明了根据本发明另一个示例实施例的多相时钟发生器。
图15A举例说明了根据本发明另一个示例实施例的多相时钟发生器。
图15B举例说明了根据本发明另一个示例实施例的多相时钟发生器。
图16举例说明了根据本发明另一个示例实施例的相位检测器。
图17A-17D举例说明了根据本发明另一个示例实施例的选择及相位插值电路。
图17E举例说明了根据本发明一个示例实施例的时钟信号的各个阶段(例如控制值组合)之间的关系。
图18举例说明了根据本发明一个示例实施例的控制电路。
图19举例说明了根据本发明一个示例实施例的权重控制发生器。
图20举例说明了根据本发明一个示例实施例的选择控制信号发生器。
图21举例说明了根据本发明另一个示例实施例的电荷泵及回路滤波器。
图22举例说明了根据本发明示例实施例的压控延迟线(VCDL)。
图23举例说明了根据本发明一个示例实施例的包括多相时钟发生器的存储系统。
图24举例说明了根据本发明一个示例实施例的包括多相时钟发生器的存储设备。
应当注意到，为了在此处描述这些示例实施例的目的，这些附图只是用来举例说明本发明示例实施例的方法和设备的一般特性的。然而，这些附图不是按比例的并且不精确地反映任何示例实施例的特性，并且不应当被解释成定义或限制本发明范畴内的示例实施例的值或属性的范围。
具体实施例方式
现在参考其中显示了本发明的部分示例实施例的附图来更充分地描述本发明的各个示例实施例。
此处披露了本发明的详细说明性实施例。然而，此处披露的特定结构和功能仅仅是为了描述本发明的示例实施例的代表。然而，本发明可以以许多不同的形式来体现并且不应这些看作是仅对此处所阐述的实施例的限制。
因此，虽然本发明的示例实施例能够是各种改进和替换形式，但是其实施例是借助于附图中的例子来显示的并且此处将被详细地描述。然而，应当理解的是，其意图不是把本发明的实施例限制在所披露的特殊方式上，相反地，本发明的示例实施例将覆盖本发明范围内的所有改进、等价物以及替换。在整个附图中，同样的编号指的是同样的单元。
应当理解的是，虽然在此处采用术语第一、第二等或数字1、2等来描述各个元件，但是这些元件不应受这些术语的限制。这些术语仅用于把一个元件与另一个元件区分开。例如，在不脱离本发明的示例实施例的范围下，第一元件可以被定义成第二元件，类似地第二元件也可以被定义成第一元件。如此处所采用的，术语“和/或”包括一个或多个相关的所列举项目的任意或所有组合。
应当理解的是，当元件被称作是“连接”或“耦合”于另一个元件，它可以直接连接或耦合于其他元件或者可以存在中间元件。相反，当元件被称作是“直接连接”或“直接耦合”于另一个元件时，则不存在中间元件。用于描述元件间关系的其他单词应当以类似的方式来解释(例如，“在...之间”对“直接在...之间”，“相邻”对“直接相邻”等)。
此处采用的术语仅是为描述具体实施例的目的，并且不意味着对本发明示例实施例的限制。如此处所采用的那样，单数形式“一”、“一个”、以及“该”意味着也包括复数形式，除非上下文中清楚地表示出不是这样。还应当理解的是，当被用于此处时，术语“包含”、“包含着”、“包括”和/或“包括着”指定所陈述的特征、整体、步骤、操作、元件、和/或组件的存在，但是不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其分组的存在或者增加。
也应注意，在一些替换实施中，所提及的功能/作用可能以不同于说明书中所提及的顺序发生。例如，连续地描述的两个功能/作用事实上可以基本同时被执行，或者有时可以相反的顺序被执行，这取决于所包括的功能/作用。
图5A举例说明了根据本发明示例实施例的时钟产生电路，其包括反相器I0、串联设置的M个(其中，M是≥1的整数)回路LC1...M以及N组(其中，N是≥2的整数)反相器INV1...N。
如图5A所示，每一个回路LC1...M包括N个(其中，N是≥2的整数)节点，其中节点的数目等于反相器INV1...N的组数。在图5A所示的示例实施例中，N＝4。
N组反相器INV1...N的每一组包括M-1个反相器，其中，M是回路LC1...M的数目。在图5A所示的示例实施例中，N＝4且四组反相器被标记为INV1...4。在图5A所示示例实施例中，反相器组INV1、INV2、INV3和INV4分别包括M-1个反相器，标记为I91...(M-1)、I101...(M-1)、I111...(M-1)以及I121...(M-1)。
如图5A所示，反相器I0直接接收外部时钟信号ECLK并且把反相外部时钟信号输出到第一回路LC1。
第一回路LC1产生N个中间内部时钟信号，每个中间内部时钟信号位于相应的节点处，其中，N个中间内部时钟信号的频率是外部时钟信号与反相外部时钟信号的频率的倍数。在图5A所示示例实施例中，N个(＝4)节点被标记为A1、B1、C1和D1。如图5A所示，N个中间内部时钟信号从节点A1、B1、C1和D1中被输出，并且分别被输入到反相器I91、I101、I111和I121中。
如图5A所示，第二回路LC2分别在节点A2、B2、C2和D2处接收反相器I91、I101、I111和I121的输出。N个中间内部时钟信号从节点A2、B2、C2和D2中被输出，并且分别被输入到反相器I92、I102、I112和I122中。
第M个回路LCM分别在节点AM、BM、CM和DM处接收反相器I9(M-1)、I10(M-1)、I11(M-1)、I12(M-1)的输出，并且分别输出时钟信号CLK1、CLK2、CLK3和CLK4。
如上所述，每个回路LCM具有N个节点，例如，四个节点A、B、C和D，每个节点产生一个中间内部时钟信号。
如图5A所示，回路LC2-M本质上类似于回路LC1，其中，不同之处在于回路LC2-M不接收反相外部时钟信号。
如图5A所示，每个回路LCM包括反相器I1-I8。每一个回路LCM的反相器I1-I8被设置为形成由反相器I1M-I4M所组成的第一个环；由反相器I1M、I2M和I7M所组成的第二个环；由反相器I3M、I4M和I8M所组成的第三个环；由反相器I2M、I3M和I6M所组成的第四个环；由反相器I7M和I8M所组成的第五个环；由反相器I5M和I6M所组成的第六个环；以及由反相器I1M、I5M和I4M所组成的第七个环。
如上所述，每个回路LCM的多个反相器I91...(M-1)、I101...(M-1)、I111...(M-1)、I121...(M-1)(每个的节点分别为AM、BM、CM和DM)彼此串联连接并产生多个时钟信号CLK1、CLK2、CLK3和CLK4，如图5A中所示。
当外部时钟信号ECLK输入到时钟产生电路中时，内部时钟信号CLK1、CLK2、CLK3、和CLK4的频率遵循外部时钟信号ECLK的频率。此外，每个内部时钟信号与相邻时钟信号之间以90°相位差来输出，即CLK1可设为CLK0、CLK2可设为CLK90、CLK3可设为CLK180、以及CLK4可设为CLK270。
图5B是图5A的时钟产生电路的示例等效示意图。
如图5B所示，节点A1接收反相外部时钟信号作为来自反相器I41和I71的输入。节点A1向反相器I11和I91提供输出。其结果是，节点A1接收三个输入并且输出两个输出。
类似地，节点B1接收来自反相器I31和I51的输入并且向反相器I41和I101提供输出。其结果是，节点B1接收两个输入并且输出两个输出。
节点C1接收来自反相器I21和I81的输入并且向反相器I31和I111提供输出。其结果是，节点C1同样接收两个输入并且输出两个输出。节点D1接收来自反相器I11和I61的输入并且向反相器I21和II121提供输出。其结果是，节点D1同样接收两个输入并且输出两个输出。
节点A2接收来自反相器I42、I72和I91的输入。节点A2向反相器I12和I92提供输出。其结果是，节点A2接收三个输入并且输出两个输出。节点B2接收来自反相器I32、I52和I101的输入。节点B2向反相器I42和I102提供输出。其结果是，节点B2接收三个输入并且输出两个输出。
节点C2接收来自反相器I22、I82和I111的输入。节点C2向反相器I32和I112提供输出。其结果是，节点C2接收三个输入并且输出两个输出。节点D2接收来自反相器I12、I62和I121的输入。节点D2向反相器I22和I122提供输出。其结果是，节点D2接收三个输入并且输出两个输出。
节点A3、B3、C3、D3到节点AM-1、BM-1、CM-1、DM-1与上述节点A2、B2、C2、D2相同地操作。节点AM、BM、CM、DM接收上述节点AM-1、BM-1、CM-1、DM-1的类似输入并且分别输出内部时钟信号CLK1、CLK2、CLK3和CLK4。
如图5A和5B所示，在节点A1、B1、C1、D1到节点AM、BM、CM、DM的每一个之处执行相位插值。例如，在回路滤波器LC1的节点A1处，来自反相器I0的反相外部时钟信号与来自反相器I41和I71的两个输出信号相结合并且被插值以产生被提供给反相器I11和I91的两个输出信号。类似地，在回路滤波器LC2的节点A2处，来自反相器I91的输出与来自反相器I42和I72的两个输出信号相结合并且被插值以产生被提供给反相器I12和I92的两个输出信号。所有其他的节点A3...M以类似的方式进行操作。
在回路滤波器LC1的节点B1，来自反相器I31和I51的输出信号被组合及插值以产生被提供给反相器I41和I101的两个输出信号。类似地，在回路滤波器LC2的节点B2处，来自反相器I101的输出与来自反相器I32和I52的两个输出信号相结合并且被插值以产生被提供给反相器I42和I102的两个输出信号。所有其他的节点B3...M以类似的方式进行操作。
在回路滤波器LC1的节点C1，来自反相器I21和I81的输出信号被组合及插值以产生被提供给反相器I31和I111的两个输出信号。类似地，在回路滤波器LC2的节点C2处，来自反相器I111的输出与来自反相器I22和I82的两个输出信号相结合并且被插值以产生被提供给反相器I32和I112的两个输出信号。所有其他的节点C3...M以类似的方式进行操作。
在回路滤波器LC1的节点D1，来自反相器I11和I61的输出信号被组合及插值以产生被提供给反相器I21和I121的两个输出信号。类似地，在回路滤波器LC2的节点D2处，来自反相器I121的输出与来自反相器I12和I62的两个输出信号相结合并且被插值以产生被提供给反相器I22和I122的两个输出信号。所有其他的节点D3...M以类似的方式进行操作。
由回路滤波器LC1产生的相邻时钟信号之间的相位差几乎是90°。与回路滤波器LC1相比，由回路滤波器LC2产生的相邻时钟信号之间的相位差接近于刚好是90°。由回路滤波器LC3产生的相邻时钟信号之间的相位差与回路滤波器LC2相比甚至更接近于刚好是90°。其结果是，当向时钟产生电路中添加越多的回路滤波器LCm时，内部时钟信号CLK1、CLK2、CLK3、CLK4的相位差越接近于刚好是90°。
如上所述，当输入外部时钟信号ECLK时，在每个节点处执行上述相位插值，以及与传统技术相比以相对较短的时间来完成内部时钟信号的锁定操作。另外，与传统时钟产生电路相比，诸如图5A和5B举例说明的那样的时钟产生电路对于电源噪声更具有鲁棒性。
图6A举例说明了根据本发明另一个示例实施例的时钟产生电路，其包括反相器I0、串联设置的M个(其中，M是≥1的整数)回路LC1...M+1以及N组(其中，N是≥2的整数)反相器INV1...N。
如图6A所示，每个回路LC1...M+1包括N个(其中，N是≥2的整数)节点，其中，节点的数目等于反相器INV1...N的组数。在图6A所示的示例实施例中，N＝4。反相器I0、串联设置的M个(其中，M是≥1的整数)回路LC1...M+1以及N(其中，N是≥2的整数)组反相器INV1...N象图5A和5B中所举例说明的那样被设置和操作。
图6A的时钟产生电路还包括与回路LC1...M+1并联设置的第(M+2)个回路LC1...M+2。
回路LC1...M+1与LC1...M+2的内部结构与回路LC1...M相同。
如图6A所示，回路LC1...M+1的一些节点接收来自反相器I9M、I10M、I11M和I12M的输入。例如，如图6A所示，节点AM+1和CM+1接收来自反相器I9M和I11M的输入。此外，回路LC1...M+2的一些节点接收来自反相器I9M、I10M、I11M和I12M的输入。例如，如图6A所示，节点BM+2和DM+2接收来自I10M和I12M的输入。
图6A的时钟产生电路还包括第一组N个反相器I13M+1、I14M+1、I15M+1和I16M+1，每个反相器分别接收来自节点AM+1、BM+1、CM+1和DM+1的输入；以及第二组N个反相器I13M+2、I14M+2、I15M+2和I16M+2，每个反相器分别接收来自节点AM+2、BM+2、CM+2和DM+2的输入。第一组N个反相器I13M+1、I14M+1、I15M+1和I16M+1以及第二组N个反相器I13M+2、I14M+2、I15M+2和I16M+2的输出分别被输入到第三组反相器I13、I14、I15和I16，以分别产生内部时钟信号CLK1、CLK2、CLK3、CLK4。
图6B是图6A的时钟产生电路的示例等效示意图。
如图6A和6B所示，在节点A1、B1、C1、D1到节点AM+2、BM+2、CM+2、DM+2中的每一个之处执行相位插值。回路滤波器LC1所产生的相邻时钟信号之间的相位差几乎为90°。与回路滤波器LC1相比，由回路滤波器LC2产生的相邻时钟信号之间的相位差接近于刚好是90°。由回路滤波器LC3产生的相邻时钟信号之间的相位差与回路滤波器LC2相比甚至更接近于刚好是90°。其结果是，当向时钟产生电路中添加越多的回路滤波器LCm时，内部时钟信号CLK1、CLK2、CLK3、CLK4的相位差越接近于刚好是90°。
如上所述，当输入外部时钟信号ECLK时，在每个节点处执行上述相位插值，以及与传统技术相比以相对较短的时间来完成内部时钟信号的锁定操作。另外，与传统时钟产生电路相比，诸如图6A和6B举例说明的那样的时钟产生电路对于电源噪声更具有鲁棒性。
图7A举例说明了根据本发明另一个示例实施例的时钟产生电路，其包括反相器I0、串联设置的M个(其中，M是≥1的整数)回路LC1...M以及N(其中，N是≥2的整数)组反相器INV1...N。图7A的示例实施例类似于图5A的示例实施例，其中，不同之处在于每个回路LC1...M的内部结构包括N个反相器，所述N个反相器被设置成锁存电路。在图7A的示例实施例中，N＝4，因此每个回路LC1...M包括四个反相器，I1、I2、I3和I4以及单个环。
图7B是图7A的时钟产生电路的示例等效示意图。
如图7A和7B所示，在节点A1、B1、C1、D1到节点AM、BM、CM、DM的每一个之处执行相位插值。由回路滤波器LC1产生的相邻时钟信号之间的相位差几乎是90°。与回路滤波器LC1相比，由回路滤波器LC2产生的相邻时钟信号之间的相位差接近于刚好是90°。由回路滤波器LC3产生的相邻时钟信号之间的相位差与回路滤波器LC2相比甚至更接近于刚好是90°。其结果是，当向时钟产生电路中添加越多的回路滤波器LCm时，内部时钟信号CLK1、CLK2、CLK3、CLK4的相位差越接近于刚好是90°。
如上所述，当输入外部时钟信号ECLK时，在每个节点处执行上述相位插值，以及与传统技术相比以相对较短的时间来完成内部时钟信号的锁定操作。另外，与传统时钟产生电路相比，诸如图7A和7B举例说明的那样的时钟产生电路对于电源噪声更具有鲁棒性。
图8举例说明了根据本发明另一个示例实施例的时钟产生电路的等效电路，其包括反相器I0、串联设置的M个(其中，M是≥1的整数)回路LC1...M以及N组(其中，N是≥2的整数)反相器INV1...N。
如图8所示，每个回路LC1...M包括N个(其中，N是≥2的整数)节点，其中节点的数目等于反相器INV1...N的组数。在图8所示的示例实施例中，N＝5。
如图8所示，N组反相器INV1...N的每一组包括M-1个反相器，其中，M是回路LC1...M的数目。在图8所示的示例实施例中，N＝5且五组反相器被标记为INV1...5。在图8所示示例实施例中，反相器组INV1、INV2、INV3、INV4和INV5分别包括M-1个反相器，标记为I111...(M-1)、I121...(M-1)、I131...(M-1)、I141...(M-1)以及I151...(M-1)。
如图8所示，反相器I0直接接收外部时钟信号ECLK并且把反相外部时钟信号输出到第一回路LC1。
如图8所示，第一回路LC1产生N个中间内部时钟信号，每个中间内部时钟信号位于相应的节点处，其中，N个中间内部时钟信号的频率是外部时钟信号与反相外部时钟信号的频率的倍数。在图8所示示例实施例中，N个(＝5)节点被标记为A1、B1、C1、D1和E1。如图8所示，N个中间内部时钟信号从节点A1、B1、C1、D1和E1中被输出并且分别被输入到反相器I111、I121、I131、I141和I151中。
如图8所示，第二回路LC2分别在节点A1、B1、C1、D1和E1处接收反相器I111、I121、I131、I141和I151的输出。N个中间内部时钟信号从节点A1、B1、C1、D1和E1中被输出并且分别被输入到反相器I112、I122、I132、I142和I152。
如图8所示，第M个回路LCM分别在节点AM、BM、CM、DM和EM处接收反相器I11(M-1)、I12(M-1)、I13(M-1)、I14(M-1)、I15(M-1)的输出，并且分别输出时钟信号CLK1、CLK2、CLK3、CLK4和CLK5。
如上所述，每个回路LCM具有N个节点，例如，五个节点A、B、C、D和E，每个节点产生一个中间内部时钟信号。
如图8所示，回路LC2-M本质上类似于回路LC1，不同之处在于回路LC2-M不接收反相外部时钟信号。
如图8所示，每个回路LCM包括反相器I1-I10。如以上结合图5A所描述的，每个回路LCM的反相器I1-I10被设置为形成多个环，每个环由反相器I1-I10的子集所形成。
如上所述，每个回路LCM的多个反相器I111...(M-1)、I121...(M-1)、I131...(M-1)、I141...(M-1)、I151...(M-1)(每个的节点分别为AM、BM、CM、DM和EM)彼此串联连接并且产生多个时钟信号CLK1、CLK2、CLK3、CLK4和CLK5，如图8所示。
当外部时钟信号ECLK输入到时钟产生电路中时，内部时钟信号CLK1、CLK2、CLK3、CLK4和CLK5的频率遵循外部时钟信号ECLK的频率。此外，每个内部时钟信号与相邻时钟信号之间以72°相位差来输出，即CLK1可设为CLK0、CLK2可设为CLK72、CLK3可设为CLK144、CLK4可设为CLK216、以及CLK5可设为CLK288。
图9是根据本发明另一个示例实施例的时钟产生电路的示例等效示意图，所述时钟产生电路具有单环或锁存器配置，其中，N＝5。
如图8和9所示，在节点A1、B1、C1、D1、E1到节点AM、BM、CM、DM、EM的每个节点之处执行相位插值。由回路滤波器LC1产生的相邻时钟信号之间的相位差几乎是72°。与回路滤波器LC1相比，由回路滤波器LC2产生的相邻时钟信号之间的相位差接近于刚好是72°。由回路滤波器LC3产生的相邻时钟信号之间的相位差与回路滤波器LC2相比甚至更接近于刚好是72°。其结果是，当向时钟产生电路中添加越多的回路滤波器LCm时，内部时钟信号CLK1、CLK2、CLK3、CLK4、CLK5的相位差越接近于刚好是72°。
如上所述，当输入外部时钟信号ECLK时，在每个节点处执行上述相位插值，以及与传统技术相比以相对较短的时间来完成内部时钟信号的锁定操作。另外，与传统时钟产生电路相比，诸如图8和9举例说明的那样的时钟产生电路对于电源噪声更具有鲁棒性。
图10举例说明了根据本发明另一个示例实施例的时钟产生电路的等效电路，其包括反相器I0、串联设置的M个(其中，M是≥1的整数)回路LC1...M以及N组(其中，N是≥2的整数)反相器INV1...N。
如图10所示，每个回路LC1...M包括N个(其中，N是≥2的整数)节点，其中节点的数目等于反相器INV1...N的组数。在图10所示的示例实施例中，N＝6。
如图10所示，N组反相器INV1...N中的每一组包括M-1个反相器，其中，M是回路LC1...M的数目。在图10所示示例实施例中，N＝6并且六组反相器被标记为INV1...6。在图10所示示例实施例中，反相器组INV1、INV2、INV3、INV4、INV5和INV6分别包括M-1个反相器，被标记为I171...(M-1)、I181...(M-1)、I191...(M-1)、I201...(M-1)、I211...(M-1)和I221...(M-1)。
如图10所示，反相器I0直接接收外部时钟信号ECLK并且把反相外部时钟信号输出到第一回路LC1。
如图10所示，第一回路LC1产生N个中间内部时钟信号，每个中间内部时钟信号位于相应的节点处，其中，N个中间内部时钟信号的频率是外部时钟信号与反相外部时钟信号的频率的倍数。在图10所示示例实施例中，N个(＝6)节点被标记为A1、B1、C1、D1、E1和F1。如图10所示，N个中间内部时钟信号从节点A1、B1、C1、D1、E1和F1中被输出，并且分别被输入到反相器I171、I181、I191、I201、I211和I221。
如图10所示，第二回路LC2分别在节点A2、B2、C2、D2、E2和F2处接收反相器I171、I181、I191、I201、I211和I221的输出。N个中间内部时钟信号从节点A2、B2、C2、D2、E2和F2中被输出，并且分别被输入到反相器I172、I182、I192、I202、I212和I222中。
如图10所示，第M个回路LCM分别在节点AM、BM、CM、DM、EM和FM处接收反相器I17(M-1)、I18(M-1)、I19(M-1)、I20(M-1)、I21(M-1)和I22(M-1)的输出，并且分别输出时钟信号CLK1、CLK2、CLK3、CLK4、CLK5和CLK6。
如上所述，每个回路LCM具有N个节点，例如，六个节点A、B、C、D、E和F，每个节点产生一个中间内部时钟信号。
回路LC2-M本质上类似于回路LC1，不同之处在于回路LC2-M不接收反相外部时钟信号。
如图10所示，每个回路LCM包括反相器I1-I18。如图10所示，每个回路LCM的反相器I1-I18被设置为形成多个环，每个环由反相器I1-I18的子集所形成。
如上所述，分别在节点AM、BM、CM、DM、EM和FM处的每个回路LCM的多个反相器I17(M-1)、I18(M-1)、I19(M-1)、I20(M-1)、I21(M-1)和I22(M-1)彼此串联连接，并且产生多个时钟信号CLK1、CLK2、CLK3、CLK4、CLK5和CLK6，如图10所示。
当外部时钟信号ECLK输入到时钟产生电路中时，内部时钟信号CLK1、CLK2、CLK3、CLK4、CLK5和CLK6的频率遵循外部时钟信号ECLK的频率。此外，每个内部时钟信号与相邻时钟信号之间以60°相位差来输出，即CLK1可设为CLK0、CLK2可设为CLK60、CLK3可设为CLK120、CLK4可设为CLK180、CLK5可设为CLK240以及CLK6可设为CLK300。
如图10所示，在节点A1、B1、C1、D1、E1和F1到节点AM、BM、CM、DM、EM和FM的每一个之处执行相位插值。
由回路滤波器LC1产生的相邻时钟信号之间的相位差几乎是60°。与回路滤波器LC1相比，由回路滤波器LC2产生的相邻时钟信号之间的相位差接近于刚好是60°。由回路滤波器LC3产生的相邻时钟信号之间的相位差与回路滤波器LC2相比甚至更接近于刚好是60°。其结果是，当向时钟产生电路中添加越多的回路滤波器LCm时，内部时钟信号CLK1、CLK2、CLK3、CLK4、CLK5和CLK6的相位差越接近于刚好是60°。
如上所述，当输入外部时钟信号ECLK时，在每个节点处执行上述相位插值，以及与传统技术相比以相对较短的时间来完成内部时钟信号的锁定操作。另外，与传统时钟产生电路相比，诸如图10中举例说明的那样的时钟产生电路对于电源噪声更具有鲁棒性。
图11举例说明了根据本发明另一个示例实施例的时钟产生电路的等效电路，其包括反相器I0、串联设置的M个(其中，M是≥1的整数)回路LC1...M以及N组(其中，N是≥2的整数)反相器INV1...N。图11的示例实施例类似于图10的示例实施例，不同之处在于每个回路LC1...M的内部结构包括N个反相器，其被设置成锁存电路。在图11的示例实施例中，N＝6，因此每个回路LC1...M包括六个反相器，I1、I2、I3、I4、I5和I6以及单个环。
如图11所示，在节点A1、B1、C1、D1、E1和F1到节点AM、BM、CM、DM、EM和FM的每一个之处执行相位插值。由回路滤波器LC1产生的相邻时钟信号之间的相位差几乎是60°。与回路滤波器LC1相比，由回路滤波器LC2产生的相邻时钟信号之间的相位差接近于刚好是60°。由回路滤波器LC3产生的相邻时钟信号之间的相位差与回路滤波器LC2相比甚至更接近于刚好是60°。其结果是，当向时钟产生电路中添加越多的回路滤波器LCm时，内部时钟信号CLK1、CLK2、CLK3、CLK4、CLK5和CLK6的相位差越接近于刚好是60°。
如上所述，当输入外部时钟信号ECLK时，在每个节点处执行上述相位插值，以及与传统技术相比以相对较短的时间来完成内部时钟信号的锁定操作。另外，与传统时钟产生电路相比，诸如图11中举例说明的那样的时钟产生电路对于电源噪声更具有鲁棒性。
图12是根据本发明另一个示例实施例的回路的示例等效示意图，其举例说明了多个反相器、八个(8)节点A-H、以及时钟信号ICLK0、ICLK45、ICLK90、ICLK135、ICLK180、ICLK225、ICLK270和ICLK315。在示例实施例中，节点A-H的相位相差45°。在图12的示例实施例中，节点A-H中的每一个可接收四个输入并且输出三个输出。
如上所述，根据本发明示例实施例的时钟产生电路具有串联结构，例如图5A、5B、7A、7B和8-11所举例说明的那样，或者具有串-并联结构，例如图5A和5B举例说明的那样。
如上所述，根据本发明示例实施例的回路具有多回路结构，例如图5A、5B、6A、6B、8、10和12所举例说明的那样，或者具有单环或锁存器结构，例如图7A、7B、9和11举例说明的那样。此外，根据本发明示例实施例的回路具有N个节点，其中，N是≥2的整数，例如4、5、6、8、9、10、12、15、或18。另外，根据本发明示例实施例的时钟产生电路可具有时钟产生电路结构、回路结构、以及节点数N的任意组合。
图13举例说明了根据本发明示例实施例的多相时钟发生器，其包括结合图5A-12如上所述的任一种时钟产生电路。
如所示，图13的多相时钟发生器包括时钟产生电路(CGC)50、相位修改电路(PMC)52、相位检测器(PD)56、和/或控制信号发生器(CSG)58。时钟产生电路(CGC)50接收如上所述的外部时钟(例如ECLK)并且产生N个第一内部时钟信号(例如，图5A-7B的CLK1、CLK2、CLK3、CLK4)作为N个第一内部时钟信号CLK0’、CLK90’、CLK180’、CLK270’。CLK0’、CLK90’、CLK180’、CLK270’具有与ECLK相同的频率。
相位修改电路(PMC)52接收该N个第一内部时钟信号CLK0’、CLK90’、CLK180’、CLK270’以及来自控制信号发生器(CSG)58的至少一个控制信号CS以作为输入，并且产生N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270。N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270中的任一个均可被用作反馈信号、被输出到相位检测器(PD)56，如以下所讨论的那样。
相位检测器(PD)56接收外部时钟信号ECLK和N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270中的一个作为反馈信号DCLK，并且当ECLK的相位超前于反馈时钟信号DCLK的相位时输出UP信号并且当ECLK的相位延后于反馈时钟信号DCLK的相位时输出DOWN信号。
控制信号发生器(CSG)58从相位检测器(PD)56中接收UP信号和DOWN信号并且向相位修改电路(PMC)52输出至少一个控制信号CS。
图14A举例说明了根据本发明另一个示例实施例的多相时钟发生器，其也包括结合图5A-12如上所述的任另一个种时钟产生电路。
如所示，图14A的多相时钟发生器还包括乘法器(MP)54和分频器(DIV)60，相位修改电路(PMC)52包括选择及相位插值电路(SN/PI)521，以及控制信号发生器(CSG)58包括控制电路(CC)581。在图14A所示示例实施例中，至少一个控制信号包括选择信号S1、S2和加权信号W。
N个第一内部时钟信号CLK0’、CLK90’、CLK180’、CLK270’在相邻的时钟信号之间具有相同的相位差(90°)。选择及相位插值电路(SN/PI)521响应于选择信号S1、S2在N个第一内部时钟信号CLK0’、CLK90’、CLK180’、CLK270’之间选择两个时钟信号，并且响应于加权信号W而对所选的两个时钟信号的相位进行插值以产生与ECLK同步的N个第二内部时钟信号CLK0、CLK90、CLK180、CLK270。
乘法器(MP)54把第二内部时钟信号CLK0、CLK90、CLK180、CLK270的频率相乘以产生N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270，所述N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270的频率高于第二内部时钟信号CLK0、CLK90、CLK180、CLK270的频率。例如，ECLK、N个第一内部时钟信号CLK0’、CLK90’、CLK180’、CLK270’以及第二内部时钟信号CLK0、CLK90、CLK180、CLK270具有1GHz的频率，然而，N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270具有X GHz的频率(其中，X是≥1的整数)。
控制电路(CC)581响应于UP或DOWN信号从相位检测器(PD)56中产生选择信号S1、S2以及加权信号W。分频器(DIV)60把被选择出来以作为反馈信号的N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270中的那个第二时钟信号的频率从X GHz(其中，X是≥1的整数)分频回到ECLK的频率。分频器(DIV)60的输出被输入到相位检测器(PD)56以作为反馈时钟DCLK。
图14B举例说明了根据本发明另一个示例实施例的多相时钟发生器，其也包括结合图5A-12如上所述的任另一个种时钟产生电路。
如所示，图14B的多相时钟发生器不需要乘法器(MP)54或分频器(DIV)60。因此，N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270具有与ECLK相同的频率。
如图14A和14B所示，根据本发明示例实施例的多相时钟发生器包含时钟产生电路，而不是环形结构电路，其由相位检测器、电荷泵、回路滤波器和/或压控延迟线组成，如图1A和1B中举例说明的那些。因此，当输入外部时钟信号ECLK时，多个时钟信号CLK0’、CLK90’、CLK180’、CLK270’以比传统技术更高的速度被产生，并且其具有与ECLK相同的频率，同时在相邻时钟信号之间具有期望的相位差(例如，90°)。其结果是，在根据本发明示例实施例的多相时钟发生器中缩短了锁定时间。
此外，外部时钟信号ECLK直接被输入到根据本发明示例实施例的时钟产生电路中，以便与传统技术相比，多个时钟信号CLK0’、CLK90’、CLK180’、CLK270’较少地受到由噪声所引起的电源电压中的变化的影响。因而，根据本发明示例实施例的时钟产生电路可输出具有更低误差或者没有误差的更精确的时钟信号。
图15A举例说明了根据本发明另一个示例实施例的多相时钟发生器，其也包括结合图5A-12如上所述的任另一个种时钟产生电路。
如所示，图15A的多相时钟发生器还包括乘法器(MP)84和分频器(DIV)92，相位修改电路(PMC)52包括压控延迟线(VCDL)82而不是图14A和14B的选择和相位插值52，以及控制信号发生器(CSG)58包括电荷泵88和回路滤波器90而不是图14A和14B的控制电路(CC)581。在图15A所示示例实施例中，至少一个控制信号包括控制电压Vc。
N个第一内部时钟信号CLK0’、CLK90’、CLK180’、CLK270’在相邻的时钟信号之间具有相同的相位差(90°)。压控延迟线(VCDL)82校准第一内部时钟信号(CLK0’-CLK270’)的延迟时间以响应于控制电压Vc而产生与外部时钟信号ECLK同步的第二内部时钟信号(CLK0-CLK270)。
乘法器(MP)54把第二内部时钟信号CLK0、CLK90、CLK180、CLK270的频率相乘以产生N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270，所述N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270的频率高于第二内部时钟信号CLK0、CLK90、CLK180、CLK270的频率。例如，ECLK、N个第一内部时钟信号CLK0’、CLK90’、CLK180’、CLK270’以及第二内部时钟信号CLK0、CLK90、CLK180、CLK270具有1GHz的频率，然而，N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270具有X GHz的频率(其中，X是≥1的整数)。
控制信号发生器(CSG)58(包括电荷泵88和回路滤波器90)响应于来自相位检测器(PD)86的UP或DOWN信号而产生控制电压Vc。分频器(DIV)92把被选择出来以作为反馈信号反馈信号的N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270中的那个第二时钟信号的频率从X GHz(其中，X是≥1的整数)分频回到ECLK的频率。分频器(DIV)92的输出被输入到相位检测器(PD)86以作为反馈时钟DCLK。
图15B举例说明了根据本发明另一个示例实施例的多相时钟发生器，其也包括结合图5A-12如上所述的任另一个种时钟产生电路。
如所示，图15B的多相时钟发生器不需要乘法器(MP)84或分频器(DIV)92。因此，N个第二时钟信号ICLK0、ICLK90、ICLK180、ICLK270具有与ECLK相同的频率。
如图15A和15B所示，根据本发明示例实施例的多相时钟发生器包含时钟产生电路，而不是环形结构电路，其由相位检测器、电荷泵、回路滤波器和/或压控延迟线组成，如图1A和1B中举例说明的那些。因此，当输入外部时钟信号ECLK时，多个时钟信号CLK0’、CLK90’、CLK180’、CLK270’以比传统技术更高的速度被产生，并且其具有与ECLK相同的频率，同时在相邻时钟信号之间具有期望的相位差(例如，90°)。其结果是，在根据本发明示例实施例的多相时钟发生器中缩短了锁定时间。
此外，外部时钟信号ECLK直接被输入到根据本发明示例实施例的时钟产生电路中，以便与传统技术相比，多个时钟信号CLK0’、CLK90’、CLK180’、CLK270’较少地受到由噪声所引起的电源电压中的变化的影响。因而，根据本发明示例实施例的时钟产生电路可输出具有更低误差或者没有误差的更精确的时钟信号。
图16举例说明了根据本发明另一个示例实施例的相位检测器，例如结合图13-15B如上所述的相位检测器56、86。
相位检测器56、86包括两个或更多触发器DF1、DF2和“与非”门NA。电压VCC作为触发器DF1、DF2的输入而被提供。外部时钟ECLK作为触发器DF1的时钟被提供，以及反馈时钟DCLK作为触发器DF2的时钟被提供，所述反馈时钟DCLK例如来自于图13的相位修改电路52、图14A的选择及相位插值电路521、图14B的分频器60、图15A的压控延迟线(VCDL)82、图15B的分频器92。触发器DF1的存储数据输出端Q作为UP信号被输出，而触发器DF2的存储数据输出端Q作为DOWN信号被输出。
触发器DF1的存储数据输出端Q和触发器DF2的存储数据输出端Q被输入到“与非”门NA，与非运算后的结果返回到触发器DF1和触发器DF2。
相位检测器56、86测量外部时钟ECLK和反馈时钟DCLK之间的相位差，并且产生例如到控制电路(CC)581的UP或DN控制信号，以便产生选择信号S1、S2和加权信号W，或者到电荷泵88的UP或DN控制信号以便对回路滤波器90进行充电和放电。响应于UP或DN控制信号，控制电路(CC)581可以设置选择信号S1、S2和加权信号W，而电荷泵88可以设置控制电压(Vc)。
图17A-17D举例说明了根据本发明另一个示例实施例的选择及相位插值电路，例如结合图14A-14B如上所述的选择及相位插值电路521。
当由图14A-14B的控制电路(CC)581的示例所提供的第一控制信号S1处于低电平时，第一选择电路M1输出第一和第二第一内部时钟信号CLK0’和CLK90’。当第一控制信号S1处于高电平时，第一选择电路M1输出第三和第四第一内部时钟信号CLK180’和CLK270’。
当第二控制信号S2处于低电平时，第二选择电路M2输出第二和第三第一内部时钟信号CLK90’和CLK180’。当第二控制信号S2处于高电平时，第二选择电路M2输出第四和第一内部时钟信号CLK270’和CLK0’。如上所述，第一选择电路M1和第二选择电路M2执行粗略的相位选择。
响应于加权信号W，在对来自选择电路M1和M2的两个第一内部时钟信号进行插值之后，相位内插器(PI)输出第二内部时钟信号CLK0和CLK90或者第二时钟信号ICLK0和ICLK90。
当第一控制信号S1处于低电平时，第一选择电路M1输出第三和第四第一内部时钟信号CLK180’和CLK270’，而当第一控制信号S1处于高电平时，第一选择电路M1输出第一和第二第一内部时钟信号CLK0’和CLK90’。
当第二控制信号S2处于低电平时，第二选择电路M2输出第四和第一内部时钟信号CLK270’和CLK0’，而当第二控制信号S2处于高电平时，第二选择电路M2输出第二和第三内部时钟信号CLK90’和CLK180’。响应于加权信号W，在对所选的来自选择电路M1和M2的两个时钟信号进行插值之后，每个相位插值PI输出第二内部时钟信号CLK180和CLK270或者第二时钟信号ICLK180和ICLK270。如上所述，相位内插器(PI)执行精确的相位插值。
结合图19的权重控制发生器72的描述，在下面更详细地描述了选择及相位插值电路521的操作。
图17E举例说明了对于由图13的控制信号发生器58所提供的值的各种组合，ECLK、CLK0’、CLK90’、CLK180’、和CLK270’的各个相位之间的关系。
图18举例说明了根据本发明另一个示例实施例的控制电路，例如结合图14A-14B如上所述的控制电路(CC)581。
选择信号发生器(SSG)70响应于第一选择控制信号SUP而执行UP计数操作以及响应于第二选择控制信号SDN而执行向下计数操作。
例如，假定S1、S2的初始值是“00”，则响应于激活的SUP信号，S1、S2的值可随着“10”->“11”->“01”的顺序而改变。当SDN信号被激活时，S1、S2的值可随着“01”->“11”->“10”的顺序而改变。控制信号S1、S2被提供到图14A-14B的选择及相位插值电路(SN/PI)521。
当S1、S2的值分别变为″00″或″11″时，权重控制发生器(WCG)72响应于来自相位检测器(PD)56、86的UP信号而产生第一权重控制信号WUP以及响应于来自相位检测器(PD)56、86的DN信号而产生第二权重控制信号WDN。
此外，当S1、S2的值分别变为“01”或“10”时，权重控制发生器(WCG)72响应于来自相位检测器(PD)56、86的UP信号而产生第二权重控制信号WUP以及响应于来自相位检测器(PD)56、86的DN信号而产生第一权重控制信号WDN。加权信号发生器(WSG)74响应于WUP信号而执行向上计数操作以及响应于WDN信号而执行向下计数操作，并且输出加权信号W。加权信号W由多个二进制位组成。
加权最小/最大检测器(WD)76当加权信号W的所有二进制位都为高(例如“111...11”)时产生第一加权检测信号(WMAX)，以用当加权信号W的所有二进制位都为低(例如“000...00”)时产生第二加权检测信号WMIN。第一加权检测信号(WMAX)和第二加权检测信号WMIN与第一权重控制信号WUP和第二权重控制信号WDN一起被输入到选择控制信号发生器(SCSG)78，所述选择控制信号发生器产生第一选择控制信号SUP和第二选择控制信号SDN并且把它们提供给选择信号发生器(SSG)70。
图19举例说明了根据本发明示例实施例的权重控制发生器(WCG)，例如图18的权重控制发生器(WCG)72。权重控制发生器(WCG)72包括“异-或”(XOR)门、反相器11、2S个“与”门，以及S个“或”门，其中，S等于选择信号的数目。在上述示例实施例中，S＝2，因此图19的权重控制发生器(WCG)72包括四个“与”门AND1-AND4，和两个“或”门OR1-OR2。
来自控制电路(CC)581的两个选择信号S1、S2由“异-或”(XOR)门进行异或操作，结果由反相器11进行反相。“异-或”(XOR)门的输出作为四个“与”门AND1-AND4中的两个的一个输入而被输入。反相器11的输出作为四个“与”门AND1-AND4中的另两个的一个输入而被输入。来自相位检测器(PD)56的UP信号也作为四个“与”56AND1-AND4中的两个的一个输入而被输入。来自相位检测器(PD)56的DOWN信号也作为四个“与”门AND1-AND4中的另两个的一个输入而被输入。
四个“与”门AND1-AND4的输出在两个“或”门OR1-OR2中进行“或”运算。“或”门OR1和OR2的输出分别是第一权重控制信号WUP和第二权重控制信号WDN，并且被输出到图18的加权信号发生器(WSG)74和选择信号发生器(SSG)70。
图20举例说明了根据本发明另一个示例实施例的选择控制信号发生器，例如结合图18如上所述的选择控制信号发生器(SCSG)78。
选择控制信号发生器(SCSG)78包括两个“与”门AND5-AND6和两个“或”门OR3-OR4。一对“与”/“或”门AND5-OR3接收来自加权最小/最大检测器(WD)76的第一加权检测信号WMAX和第二加权检测信号WMIN以及来自权重控制发生器(WCG)72的第一权重控制信号WUP，并且产生第一选择控制信号SUP。
另一对“与”/“或”门OR4-AND6接收来自加权最小/最大检测器(WD)76的第一加权检测信号WMAX和第二加权检测信号WMIN以及来自权重控制发生器(WCG)72的第二权重控制信号WDN，并且产生第二选择控制信号SDN。
当第一加权检测信号WMAX和第一权重控制信号WUP被允许或者第二加权检测信号WMIN被允许时激活第一选择控制信号SUP。当第一加权检测信号WMAX和第二加权检测信号WIN被允许或者第二权重控制信号WDN被允许时激活第二选择控制信号SDN。第一选择控制信号SUP或第二选择控制信号SDN被提供给图18的选择信号发生器(SSG)70。
图21举例说明了根据本发明另一个示例实施例的电荷泵和回路滤波器，例如结合图15A-15B如上所述的电荷泵88和回路滤波器90。
电荷泵88包括第一电流源11、第二电流源12、PMOS晶体管P1和NMOS晶体管N1。回路滤波器90包括第一电容器C1、第二电容器C2、以及电阻器R。
当激活反相的UP信号UPB时，由第一电流源11对输出端进行充电并且由回路滤波器90对输出端进行滤波以便增大控制电压Vc。
当激活DN信号时，通过第二电流源12对输出端进行放电并且由低通滤波器90对输出端进行滤波以便减小控制电压Vc。完成锁定操作之后，PMOS晶体管P1和NMOS晶体管N1被断开以便控制电压Vc保持期望的电压值。
图22举例说明了根据本发明另一个示例实施例的压控延迟线(VCDL)，例如结合图15A-15B如上所述的压控延迟线(VCDL)82。
压控延迟线(VCDL)82包括多个可变延迟线VD1-VD4(对于N＝4)，每个可变延迟线包括多个延迟单元D1-D4。多个可变延迟线VD1-VD4中的每一个以及多个延迟单元D1-D4中的每一个均由控制电压Vc来控制。因而，响应于控制电压Vc而将第一内部时钟信号(CLK0’-CLK270’)延迟期望的时间以产生第二内部时钟信号CLK0-CLK270或者第二时钟信号ICLK0-ICLK270。
图23举例说明了根据本发明示例实施例的一种存储系统的示例，而图24举例说明了根据本发明示例实施例的一种存储设备的示例，例如图23的存储设备200-1，其包括相关控制逻辑。尤其是，图23和24的存储模块200包括结合图5A-12如上所述的一个或多个多相时钟发生器作为锁相环24。
如所示，根据本发明示例实施例的存储系统包括存储器控制器100和存储模块200。存储模块200还包括多个存储器设备200-1、200-2、200-x，其例如可由DRAM来实现。
存储器控制器100向存储模块200输出外部时钟信号ECLK、一个或多个指令信号COM、一个或多个寻址信号ADD、和/或一个或多个数据信号DATA。
存储模块200也向存储器控制器100输出一个或多个数据信号DATA。在图23所示示例中，一个或多个数据信号DATA由2n个二进制位的串行流组成，由[1:2n]DATA11到[1:2n]DATAxj表示。如图23所示，存储设备200-1接收外部时钟信号ECLK、一个或多个指令信号COM、一个或多个寻址信号ADD、以及DATA信号DATA 11到DATA 1j。类似地，存储设备200-2接收外部时钟信号ECLK、一个或多个指令信号COM、一个或多个外部寻址信号ADD、以及DATA信号DATA 21到DATA 2j，而存储设备200-x接收外部时钟信号ECLK、一个或多个指令信号COM、一个或多个寻址信号ADD、DATA信号DATA x1到DATA xj。
如所示，在图23的示例存储系统中，在外部时钟信号ECLK的一个时钟周期期间，每个存储设备200-1、200-2、200-x接收或输出由串行2n个二进制位组成的DATA。另外、j位的DATA可被同时写入或读取。
如图24所示，相关控制逻辑包括地址缓冲器(ADD BUF)10、指令解码器(COM DEC)12、一个或多个串并转换器14-1到14-j(j与图1A中的j相对应)、一个或多个并-串转换器16-1到16-j、存储单元阵列18、行解码器20、列解码器22、PLL 24和/或控制信号产生电路(CSG Ckt.)26。地址缓冲器(ADD BUF)10响应于有效指令信号(ACT)而接收一个或多个外部输入地址(ADD)以产生提供给行解码器20的行地址(RA)。
行解码器20激活与多个行地址缓冲器中产生的多个行地址相对应的主字线使能信号(MWE)以便在存储单元阵列18中选择期望的字线(未显示)。地址缓冲器(ADD BUF)10还响应于从一个或多个指令信号COM中解码的读指令(RE)或写指令(WE)而产生提供给列解码器22的列地址(CA)。
列解码器22接收多个列地址以激活相应的列选择线(CSL)。存储单元阵列18的多个位线响应于所选的CSL而被选择以便向所选存储器单元写入多个数据或者从所选存储器单元中读出多个数据。
如上所述，接收多个外部指令信号(COM)(例如，RASB、CASE、WEB等)之后，指令解码器12产生有效指令、读指令以及写指令。
响应于写指令信号(WE)和多个控制信号(P1-P(2n))，每个串-并转换器(14-1到14-j)接收由2n位数据组成的串行数据DATA并且经由2n条数据总线同时向存储单元阵列18输出2n位并行数据。如果数据输入/数据输出插脚(DQ)的数目是j，那么串-并转换器的数目也是j。另外，每个串-并转换器(14-1到14-j)经由2n条数据总线而耦合于存储单元阵列18。
每个并-串变换器(16-1到16-j)从存储单元阵列18中并行地接收2n位数据，并且响应于读指令信号(RE)和多个控制信号(P1-P(2n))输出2n位串行数据。如果数据输入/数据输出插脚(DQ)的数目是j，那么并-串转换器的数目也是j。
锁相环24接收外部时钟信号ECLK并且执行锁定操作以输出内部时钟信号CLK1，其被锁定到ECLK。完成锁定操作之后，锁相环24向控制信号产生电路(CSG Ckt.)26输出多个内部时钟信号(CLK1-CLKI)，其对应于结合图14A-15B如上所述的N个第二时钟信号ICLKn。控制信号产生电路(CSG Ckt.)产生多个控制信号(P1-P(2n))。
所属领域技术人员应当清楚的是，在不脱离此处的本发明的范围的情况下，可在上述示例实施例中作出其他改变或改进，并且，它意味着包含在上述描述之中的所有内容应当被解释成说明性而不是限制性的含义。
权利要求
1.一种时钟产生电路，包括反相器，直接接收外部时钟信号并且输出反相的外部时钟信号；串联设置的M个回路，其中，M是≥1的整数，第一回路接收反相的外部时钟信号，N个回路中的每一个具有n个节点，其中，N是≥2的整数，M-1个回路中的每一个产生n个中间内部时钟信号，每个中间内部时钟信号位于n节点中相应的一个节点之处，其中，n个中间内部时钟信号的频率是外部时钟信号和反相的外部时钟信号的频率的倍数；以及n组反相器，每组反相器包括串联连接的M-1个反相器，M-1个反相器中的每一个反相器从前一回路中接收相应的中间内部时钟信号并且向下一个回路输出相应的中间内部时钟信号。
2.如权利要求1的时钟产生电路，n组反相器中的每一组都包括M个串联连接的反相器，该时钟产生电路还包括第M+1个回路，与该M个回路串联，具有n个节点的第M+1个回路，每个节点从每个第M个反相器中接收相应的中间内部时钟信号并产生n个内部时钟信号，每个内部时钟信号位于n个节点中相应的一个节点之处。
3.如权利要求2的时钟产生电路，其中，每一个第M+1个回路都包括多个环。
4.如权利要求2的时钟产生电路，其中，每一个第M+1个回路都包括单个环。
5.如权利要求2的时钟产生电路，其中，n是从包括4、5、6、8、9、10、12、15、18的组中选择出来的。
6.如权利要求1的时钟产生电路，n组反相器中的每一组包括M个串联连接的反相器，该时钟产生电路还包括第M+1个回路；以及第M+2个回路以及第M+2组反相器，与该M个回路串联并且彼此并联的第M+1个回路和第M+2个回路，具有n个节点的第M+1个回路，某些节点从第M个反相器中接收相应的中间内部时钟信号；具有n个节点的第M+2个回路，某些节点从用于产生n个内部时钟信号的第M个反相器中接收相应的中间内部时钟信号，每个内部时钟信号位于n个节点中相应的一个节点之处。第一组的n个反相器，每个从第M+1个回路中接收相应的中间内部时钟信号；第二组的n个反相器，每个反相器从第M+2个回路中接收相应的中间内部时钟信号；以及第三组的n个反相器，每个反相器从第一组的n个反相器和第二组的n个反相器中的相应反相器中接收输出并且产生n个内部时钟信号。
7.如权利要求6的时钟产生电路，其中，每一个第M+1个回路都包括多个环。
8.如权利要求6的时钟产生电路，其中，每一个第M+1个回路都包括单个环。
9.如权利要求6的时钟产生电路，其中，n是从包括4、5、6、8、9、10、12、15、18的组中选择出来的。
10.一种多相时钟发生器，包括权利要求1的时钟产生电路。
11.如权利要求10的多相时钟发生器，还包括相位检测器，接收外部时钟信号和反馈时钟信号，并且当外部时钟信号的相位超前于反馈时钟信号的相位时输出上行信号，以及当外部时钟信号的相位延后于反馈时钟信号的相位时输出下行信号。
12.如权利要求11的多相时钟发生器，还包括控制信号发生器，从相位检测器中接收上行信号和下行信号，并且输出至少一个控制信号；以及相位修改电路，接收至少一个控制信号和从第M个回路中输出并作为n个第一内部时钟信号的n个中间内部时钟信号，以产生n个第二时钟信号，相位修改电路输出n个第二时钟信号中的至少一个以作为反馈时钟信号。
13.如权利要求12的多相时钟发生器，其中，控制信号发生器是回路滤波器电路，包括电荷泵和低通滤波器，以及至少一个控制信号包括控制电压，电荷泵对低通滤波器进行充电或放电以控制控制电压的电平直到锁定操作完成。
14.如权利要求13的多相时钟发生器，其中，相位修改电路是包括多个可变延迟线的压控延迟线，每个可变延迟线包括多个延迟单元，每个延迟单元由控制电压Vc控制，压控延迟线响应于控制电压而延迟n个第一内部时钟信号以产生n个第二时钟信号。
15.如权利要求13的多相时钟发生器，其中，相位修改电路包括包括多个可变延迟线的压控延迟线，每个可变延迟线包括多个延迟单元，每个延迟单元由控制电压Vc控制，压控延迟线响应于控制电压而延迟n个第一内部时钟信号以产生n个第二时钟信号；乘法器，把n个第二内部时钟信号的频率相乘以产生其频率高于n个第二内部时钟信号的频率的n个第二时钟信号；以及分频器，对n个第二时钟信号中的至少一个的频率进行分频以产生反馈时钟信号。
16.如权利要求12的多相时钟发生器，其中，控制信号发生器是一控制电路以及至少一个控制信号包括多个选择信号和一个加权信号。
17.如权利要求16的多相时钟发生器，其中，相位修改电路是选择及相位插值电路，其接收该n个第一内部时钟信号，响应于控制信号而选择n个第一内部时钟信号中的两个，响应于加权信号而对n个第一内部时钟信号中所选的两个的相位进行插值以产生n个第二时钟信号，所述第二时钟信号与外部时钟信号同步，并且输出n个第二时钟信号中的至少一个以作为反馈时钟信号。
18.如权利要求16的多相时钟发生器，其中，相位修改电路包括选择及相位插值电路，接收n个第一内部时钟信号，响应于控制信号而选择n个第一内部时钟信号中的两个，响应于加权信号对n个第一内部时钟信号中所选的两个的相位进行插值以产生n个第二内部时钟信号；乘法器，把n个第二内部时钟信号的频率相乘以产生其频率高于n个第二内部时钟信号的频率的n个第二时钟信号；以及分频器，对n个第二时钟信号中的至少一个的频率进行分频以产生反馈时钟信号。
19.如权利要求12的多相时钟发生器，其中，相位修改电路是包括多个可变延迟线的压控延迟线，每个可变延迟线包括多个延迟单元，每个延迟单元由控制电压Vc控制，压控延迟线响应于控制电压而把n个第一内部时钟信号延迟以产生n个第二时钟信号。
20.如权利要求12的多相时钟发生器，其中，相位修改电路是选择及相位插值电路，其接收该n个第一内部时钟信号，响应于控制信号而选择n个第一内部时钟信号中的两个，响应于加权信号而对n个第一内部时钟信号中所选的两个的相位进行插值以产生n个第二时钟信号，所述第二时钟信号与外部时钟信号同步，并且输出n个第二时钟信号中的至少一个以作为反馈时钟信号。
21.如权利要求11的多相时钟发生器，其中，相位检测器包括第一触发器，接收外部时钟信号、返回信号、以及电压Vcc并且输出上行信号；第二触发器，接收反馈时钟信号、返回信号、以及电压Vcc并且输出下行信号；以及“与非”门，对上行信号和下行信号进行与非运算以产生返回信号。
22.如权利要求11的多相时钟发生器，其中，上行信号和下行信号用来控制相应中间内部时钟信号的相位。
23.如权利要求20的多相时钟发生器，其中，选择及相位插值电路在相邻时钟信号之间进行选择和插值。
24.如权利要求20的多相时钟发生器，其中，控制信号发生器是一种控制电路以及至少一个控制信号包括多个选择信号和一个加权信号，该选择及相位插值电路包括多个选择电路，每个选择电路接收多个选择信号中的相应一个选择信号，以及n个第一内部时钟信号中的至少两个；以及相位插值电路，接收多个选择电路中每一个的输出并且响应于加权信号而输出第二时钟信号。
25.如权利要求16的多相时钟发生器，其中，控制电路包括选择信号发生器，响应于第一选择控制信号SUP而执行UP计数操作以及响应于第二选择控制信号SDN而执行向下计数操作；权重控制发生器，产生第一权重控制信号WUP以及第二权重控制信号WDN；加权信号发生器，响应于第一权重控制信号WUP信号而执行向上计数操作以及响应于第二权重控制信号WDN而执行向下计数操作，并且输出加权信号W；加权最小/最大检测器，检测加权信号W的最大值并且产生第一加权检测信号(WMAX)以及检测加权信号W的最小值并且产生第二加权检测信号(WMIN)；以及选择控制信号发生器，接收第一加权检测信号(WMAX)、第二加权检测信号WMIN、第一权重控制信号WUP、第二权重控制信号WDN并且产生提供给选择信号发生器的第一选择控制信号SUP和第二选择控制信号SDN。
26.如权利要求16的多相时钟发生器，其中，控制电路接收来自相位检测器的上行信号和下行信号并且产生多个选择信号和加权信号。
27.如权利要求25的多相时钟发生器，其中，权重控制发生器包括异-或门，用于对S个选择信号进行异或运算，其中，S≥1，反相器11，用于把异或门的输出反相，2s个与门，一部分接收异或(XOR)门的输出而其余的接收反相器的输出，以及一部分接收上行信号而其余的接收下行信号，以及S个或门，对2s个与门的输出进行或运算以产生第一权重控制信号WUP和第二权重控制信号WDN。
28.权利要求25的多相时钟发生器，其中，选择控制信号发生器包括至少两个与/或门对，第一个与/或门对，接收来自加权最小/最大检测器的第一加权检测信号WMAX和第二加权检测信号WMIN以及来自权重控制发生器的第一权重控制信号WUP和第二权重控制信号WDN，并且产生第一选择控制信号SUP，以及第二个与/或门对，接收来自加权最小/最大检测器76的第一加权检测信号WMAX和第二加权检测信号WMIN以及来自权重控制发生器的第一权重控制信号WUP和第二权重控制信号WDN，并且产生第二选择控制信号SDN。
29.权利要求13的多相时钟发生器，其中，电荷泵/低通滤波器包括串联的第一电流源、第二电流源、PMOS晶体管和NMOS晶体管，以及并联的第一电容器和第二电容器/电阻器对，，当反相的UP信号UPB提供给PMOS晶体管P1的栅极时，由第一电流源11对输出端进行充电并且由回路滤波器对输出端进行滤波以便增大控制电压Vc，以及当激活DN信号时，通过第二电流源对输出端进行放电并且由低通滤波器对输出端进行滤波以便减小控制电压Vc。
30.一种存储设备，包括存储单元阵列；多相时钟发生器，接收外部时钟信号和反馈时钟信号，并且包括直接产生至少n个内部时钟信号的至少一个时钟发生器电路，其中，N是≥2的整数；控制信号发生器电路，用于接收该至少n个内部时钟信号并且产生p个控制信号，其中，p是≥2的整数；至少一个串-并转换器，用于接收串行比特流二进制位并且响应于p个控制信号中的每一个而把串行比特流转换成可写入存储单元阵列的并行比特流；以及至少一个并-串转换器，用于从存储单元阵列中接收并行比特流并且响应于p个控制信号中的每一个而把并行比特流转换成串行比特流。
31.一种用于产生n个内部时钟信号的方法，其中，N是≥2的整数，该方法包括直接接收外部时钟信号并且把该外部时钟信号反相；从反相的外部时钟信号中产生n个中间内部时钟信号；对n个中间内部时钟信号进行M次相位插值以产生n个内部时钟信号，其中，M是≥1的整数。
32.一种用于把反馈时钟信号的相位锁定到外部时钟信号的方法，包括接收外部时钟信号和反馈时钟信号；当外部时钟信号的相位超前于反馈时钟信号的相位时输出上行信号，以及当外部时钟信号的相位延后于反馈时钟信号的相位时输出下行信号；响应于上行信号和下行信号而产生至少一个控制信号；以及直接产生至少n个内部时钟信号，其中，N是≥4的整数，该至少一个控制信号控制n个内部时钟信号中的至少一个内部时钟信号的相位改变；以及从n个内部时钟信号中的至少一个内部时钟信号中产生反馈时钟信号。
全文摘要
产生时钟信号的时钟产生电路和方法。时钟产生电路包括直接接收外部时钟信号并且输出反相外部时钟信号的反相器、串联地设置的M个(其中，M是≥1的整数)回路，第一回路接收反相外部时钟信号，N个回路中的每一个具有n个(其中，n是≥2的整数)节点，M－1个回路中的每一个产生n个中间内部时钟信号，每个中间内部时钟信号位于n个节点中的相应的一个处，其中，n个中间内部时钟信号的频率是外部时钟信号与反相外部时钟信号的频率的倍数；以及n组反相器，每组反相器包括M－1个串联连接的反相器，M－1个反相器中的每一个从前一个回路中接收相应的中间内部时钟信号并且向下一个回路输出相应的中间内部时钟信号。
文档编号H03K3/027GK1956329SQ20061016356
公开日2007年5月2日 申请日期2006年10月26日 优先权日2005年10月26日
发明者金圭现 申请人:三星电子株式会社