专利名称：利用可变级数压控震荡器改善输出时钟性能的锁相环路的制作方法
技术领域：
本发明涉及一种锁相环路，特别是指一种利用可变级数压控震荡器改善输出时钟性能的 锁相环路。
背景技术：
锁相环路(Phase-locked loop, PLL)在电子学及通信领域中有着广泛的应用，对于一 个锁相环路来说，衡量其性能好坏的重要参数之一即输出时钟的抖动(jitter),其中压控震 荡器(Voltage control oscillator, VCO)的控制电压上的波纹对抖动有相当大的影响。
在先前技术的锁相环路中，压控震荡器大多采用环形震荡器的结构，如图1所示，其由N 级相同子结构所串联，由于震荡器的周期正比于2淋Td，在相同尺寸及负载下Td是相同的， 故环形震荡器的级数愈多，则周期愈大，频率愈低，增益愈小，图2为一压控震荡器的特性 图，当增益Kve。愈大时，曲线愈陡，即在电源电压相同的情况下，增益愈大所能达到的最大输 出频率也愈高；而当压控震荡器设计好之后，其增益即不再改变，而且为了达到预期的最大 输出频率及宽调频范围，增益会设定为很大的数值，然而由于增益与输出抖动成正比，故现
有技术中大的增益必然会增大输出时钟的抖动。
因此，本发明即针对上述现有技术的内个缺点，提出一种利用可变级数压控震荡器改善 输出时钟性能的锁相环路，以有效克服上述技术问题。
发明内容
本发明的主要目的在于，提供一种利用可变级数压控震荡器改善输出时钟性能的锁相环 路，其提供一可变级数的压控震荡器，通过改变级数来提高增益。
本发明的另一目的在于，提供一种利用可变级数压控震荡器改善输出时钟性能的锁相环 路，其利用可变级数的压控震荡器增益增大时，减少抖动。
为达上述的目的，本发明提供一种利用可变级数压控震荡器改善输出时钟性能的锁相环 路，其包括一可编程分频器(PFD)，接收由外部输入的一频率讯号，并产生一输出讯号；一
切换式电容转换器(Charge pump),接收输出讯号并产生一控制电压； 一低通滤波器(LPF)，
过滤控制电压使较低频率的讯号可通过；以及一压控震荡器(VCO)，其为一可变级数的环形震荡器，压控震荡器中具有多个延迟单元，每一该延迟单元代表一级，压控震荡器受控制电 压的影响而产生一输出电压。本发明中的可变级数压控震荡器可调整增益及输出频率，从而 使锁相环路的抖动大大减少。
以下结合附图及实施例进一步说明本发明。
图1为现有技术中压控震荡器的结构图。
图2为现有技术中压控震荡器的控制电压-输出频率的曲线图。
图3为本发明锁相环路的方块图。
图4为本发明中压控震荡器的架构图。
图5为本发明中锁相环路的输出讯号以50Mhz 1000Mhz为指针时的特性曲线图。
标号说明
10分频器
12可编程分频器14切换式电容转换器(Charge pu即)和低通滤波器
16压控震荡器 18电流偏置
200、 202、 204、 206、 208延迟单元
具体实施例方式
本发明提供一种利用可变级数压控震荡器改善输出时钟性能的锁相环路，其结构如图3 所示，由外部输入一频率讯号CLKin至一分频器10a中进行分频动作，与一输入电压Vin—同传 送至一可编程分频器(Programmable Frequency Divider, PFD) 12以控制频率讯号的频率，
并产生一输出讯号；此输出讯号传送至切换式电容转换器(Charge pu卿)及低通滤波器
(Low-pass filter, LPF) 14，其中切换式电容转换器(Charge pump)可将输出讯号转换为一
电流讯号并产生一控制电压V。，而低通滤波器则用以过滤该控制电压V。，仅有较低频率的讯 号可通过低通滤波器进入一压控震荡器(Voltage control oscillator, VCO) 16，且另有一
电流偏置(Ibias) 18，分别输入一偏压讯号至切换式电容转换器(Charge pump)及压控震荡
器16中；压控震荡器16会受控制电压V。的影响而产生一输出电压V。ut，此输出电压再经过一 分频器10b分频后，最终输出一频率讯号CLK。ut。此外，输出电压V。ut更可反馈回可编程分频器12以作为输入电压L，中间经过一分频器10c分频。
本发明中的压控震荡器16为一可变级数的环形震荡器，由多个延迟单元所构成，其结构 如图4所示，在本实施例中的压控震荡器16具有五个延迟单元200、 202、 204、 206、 208， 代表其为五级的环形震荡器，延迟单元200、 202、 204、 206、 208相互间的连结方式与先前 技术的图1不同，其为多层环状连结，且在延迟单元200与其它延迟单元202、 204、 206、 208 之间分别设有开关S4、 S3、 S2、 Sl，可控制压控震荡器16的级数，因此本发明的压控震荡器 16的级数可变，五级的环形震荡器可提供低频输出，当需要更高的输出频率时，可关闭开关 Sl、 S2、 S3或S4将增益提高，以此类推，最多可一直减少到两级的环形震荡器。由于整个锁 相环路为一负反馈系统，故当压控震荡器16的增益变化时，需要相应的调整低通滤波器的参 数值，以保持锁相环路性能不变，维持其稳定。
图5为本发明的一特性曲线，假设锁相环路的输出讯号以50Mhz 1000Mhz为指标，则可 将压控震荡器的特性设计如下五级震荡器结构提供50Mhz 200Mhz的输出频率，其最大输 出频率f^为200Mhz;四级震荡器结构提供200Mhz 400Mhz的输出频率，其最大输出频率 为400Mhz;三级震荡器结构提供400Mhz 700Mhz的输出频率，其最大输出频率f,3为700Mhz; 以及两级震荡器结构提供700Mhz 1000Mhz的输出频率，其最大输出频率f,2为1000Mhz,故 此压控震荡器的最小输出频率f^为五级震荡器的最小输出频率50Mhz，最大输出频率则为两 级震荡器的最大输出频率fmax2。由于在实际操作中，并非所有应用都需要达到最大输出频率， 因此本发明中压控震荡器使输出并非都共享最大增益的那一条特性曲线，大大改善了中低频 的输出时钟性能，减少抖动。
综上所述，本发明提供的利用可变级数压控震荡器改善输出时钟性能的锁相环路，其将 锁相环路中的压控震荡器设计为可变级数，依据级数调整输出频率而得到所需的频率，并可 减少抖动，使锁相环路在压控震荡器提高增益后不受影响。
以上所述的实施例仅用于说明本发明的技术思想及特点，其目的在使本领域内的技术人 员能够了解本发明的内容并据以实施，当不能仅以本实施例来限定本发明的专利范围，即凡 依本发明所揭示的精神所作的同等变化或修饰，仍落在本发明的专利范围内。
权利要求
1. 一种利用可变级数压控震荡器改善输出时钟性能的锁相环路，其特征在于包括一可编程分频器，接收由外部输入的频率讯号，控制该频率讯号的频率，并产生一输出讯号；一切换式电容转换器，接收该输出讯号并产生一控制电压；一低通滤波器，过滤该控制电压使较低频率的讯号可通过；一压控震荡器，其为一可变级数的环形震荡器，于该压控震荡器中具有多个延迟单元，每一该延迟单元代表一级，该压控震荡器受该控制电压的影响而产生一输出电压。
2. 根据权利要求l所述的利用可变级数压控震荡器改善输出时钟性能的锁相环路，其特征在 于该控制电压为一模拟电压讯号。
3. 根据权利要求l所述的利用可变级数压控震荡器改善输出时钟性能的锁相环路，其特征在 于该输出电压为可反馈至该可编程分频器的电压。
4. 根据权利要求l所述的利用可变级数压控震荡器改善输出时钟性能的锁相环路，其特征在 于该低通滤波器中有一参数值可供调变。
5. 根据权利要求l所述的利用可变级数压控震荡器改善输出时钟性能的锁相环路，其特征在 于该压控震荡器中每一级的该延迟单元皆有至少一开关以控制级数及该压控震荡器的增、/.仏
6. 根据权利要求5所述的利用可变级数压控震荡器改善输出时钟性能的锁相环路，其特征在 于当该延迟单元有n个时，则该压控震荡器为n级。
7. 根据权利要求l所述的利用可变级数压控震荡器改善输出时钟性能的锁相环路，其特征在 于该频率讯号输入至该可编程分频器之前，经过一第一分频器将该频率讯号分频。
8. 根据权利要求l所述的利用可变级数压控震荡器改善输出时钟性能的锁相环路，其特征在 于该输出电压经过一第二分频器分频，并输出一时序讯号。
9. 根据权利要求l所述的利用可变级数压控震荡器改善输出时钟性能的锁相环路，其特征在 于该输出电压反馈回该可编程分频器之前，经过一第三分频器分频。
全文摘要
本发明提供一种利用可变级数压控震荡器改善输出时钟性能的锁相环路，其包括一可编程分频器(PFD)，接收由外部输入的一频率讯号，并产生一输出讯号；此输出讯号由一切换式电容转换器(Charge pump)接收，并产生一控制电压；接着，一低通滤波器(LPF)过滤此控制电压，使较低频率的讯号可通过，再将控制电压传输至一压控震荡器(VCO)，此压控震荡器为一可变级数的环形震荡器，于压控震荡器中具有多个延迟单元，每一延迟单元代表一级，通过开关来控制实际运作的延迟单元的数目，以改变环形震荡器的级数，调整其增益及输出频率，减少锁相环路之抖动。
文档编号H03L7/085GK101286740SQ20071003942
公开日2008年10月15日 申请日期2007年4月12日 优先权日2007年4月12日
发明者宇 彭, 毛智锋 申请人:上海宏力半导体制造有限公司