专利名称：系统时钟调整电路的制作方法
技术领域：
本发明涉及系统时钟调整电路，尤其涉及一种简化的系统时钟调整电路。
背景技术：
系统时钟调整在广播通信中有着广泛的用途。由于时钟偏移存在，本地时钟和广播时 钟会有差别，当这种差别积累到一定程度，应用系统必须做相应调整，否则广播数据的输 入缓冲将溢出，而解码输出将出现时间错误。为了解决本地和广播时钟的差别，通常会由 系统先计算出差别大小，然后根据差别的数值经过DA数模转换电路给出一个电压值，由 这个电压来控制外部压控晶体振荡器(VCX0)，从而达到调整输入时钟的目的。如图l所 示。但是这样系统需要增加一个DA转换模块，而且外部需要一个VCXO，大大增加了系统 的复杂度和成本。目前基本上不采用这种方案。
除此之外，还有一些系统采用内部的振荡器，给系统PLL提供一个可调整的输入时钟。 这种方案要比前者面积小，系统也省掉了 VCX0。但是这种方案采用的是模拟电路设计， 不仅要单独设计，而且芯片布局、布线也要有特殊考虑。从而增加了系统设计的复杂度和 设计的风险。
发明内容
本发明的目的是提供一种简化的时钟调整电路，其采用纯数字电路设计，不仅避免 系统外部附加器件，而且可以避免内部模拟电路的繁琐设计。
本发明的时钟调整电路包括配置电路、计数电路和控制电路。配置电路用于根据接 收的指令配置计数电路所需要的参数；计数电路，用于根据配置电路配置的参数选择计数 值，计数满后发出控制信号给控制电路；控制电路，用于在接受到计数电路的控制信号后 抑制时钟脉冲，并提供调整后的时钟。
本发明的优点在于是纯数字电路设计，可以取代现有系统中外部昂贵的VCXO，同时 不需要芯片内部重新设计模拟电路来调整输入时钟，从设计复杂度和芯片面积两方面考虑 都有更好的效果。
图1为根据本发明一实施例的时钟调整电路的结构示意图。 图2为根据本发明另一实施例的时钟调整电路的结构示意图。 图3为根据本发明一实施例中时钟调整电路的控制电路的工作波形图。
具体实施例方式
本发明的设计方案是纯数字电路，能和系统其它部分很容易融合起来，从而大大降低 了系统的设计复杂度。下面以机顶盒系统为例进行说明。
机顶盒方案中多采用外部VCXO或者内部调整锁相环抖动(PLL jitter)的方法来加 快、放慢系统时钟，从而达到调节本地时钟，使其和广播时钟匹配的目的。
如图1所示，本发明的时钟调整电路主要由三部分电路组成配置电路ll、计数电 路12和控制电路13。系统通过检测本地时钟，并和广播码流里面自带的时钟进行比较， 得到时钟相差数值。配置电路11根据时钟相差数值的大小设置时钟调整电路的调整力度。 调整力度通过配置计数电路12而体现出来。控制电路13则根据计数电路来抑制时钟脉冲， 通过抑制时钟脉冲可以人为的放慢系统速度。这三部分电路构成了一个完整的时钟调整电 路。
图2为根据本发明另一实施例的时钟调整电路的结构示意图。在图2所示实施例中， 系统时钟调整电路进一步包括系统处理器M、锁相环15和分频电路16。
系统处理器14首先把本地时间和广播发射端时间相比较，由于机顶盒系统规定系统 的27MHz时钟差值必须在+/-50ppm，这个是在设计锁相环时要注意的主要参数。所以本地 时间和广播发射端时钟间最大为50ppm，调整范围则是100卯m。考虑到时钟误差的累计效 应，系统处理器14应该一直检测本地时间STC和广播发射端时间SCR的差别。本地时钟 STC由本地系统时钟计数产生，广播发射端时钟SCR则嵌入在码流里面。系统处理器14 计算本地时间STC和广播发射端时间SCR的差值(STC-SCR)，即时钟相差数值。时钟相差 数值根据大小和正负分为32个等级。等级的大小根据正负分为0 15和16 32两部分， 每个部分等同于50ppm的范围，等比例分为16个区域。然后系统处理器14按照(STC-SCR) 的差值选择对应的等级，向配置电路11发送指令，将等级作为参数通过配置电路11来控 制计数电路12。
计数电路12的输入时钟是远超过27細z的一个频率，由锁相环15产生。这里要注意 一点为了保证系统同时具有加快和减慢本地时间的能力，计数电路12的输入时钟经过 分频后要稍微大于27MHz。根据等级参数，计数电路12选择相对应的数值来计数。 一旦计数满，则发出一个控制信号给控制电路13。
控制电路13的作用简单讲就是屏蔽掉一个时钟脉冲。控制电路由一个与门构成，相 当简单。唯一需要考虑的就是在后端时钟电路布线时满足控制信号和时钟没有毛刺 (glitch)即可。与门的一个输入端输入本地时钟，另一个输入端则输入计数电路的控制 信号，与门的输出端给出系统的时钟源。请参考图3，计数电路12的输入时钟由锁相环 15提供，是被调整的系统时钟(clock)。当控制信号(control signal)出现一个下降 沿时，控制电路13的输出波形显示出，控制电路13输出的时钟(output clock)相应地 被抑制了一个时钟脉冲。
总而言之，系统根据本地时间和广播时间的时钟差值，决定了控制电路13抑制掉脉 冲的频率。如果本地时间落后于广播时间，这意味着本地时钟需要加快，需要相应采用较 大的计数值，这样计数电路的输出频率就小，从而抑制掉PLL输出的脉冲少，系统时钟频 率就增加，从而使得本地时间逐步加快，并赶上广播时间。并且，本地时间相对广播时间 的落后差值(STC-SCR)越大，则需要采用越大的计数值。反之，如果本地时间超前，则 需减慢本地时钟。采用比较小的计数值能提高屏蔽PLL输出时钟脉冲的个数，这就导致系 统时钟频率降低，达到延缓本地时钟的目的，使其逐渐和广播时钟相匹配。
控制电路13输出的信号是系统需要的时钟源，再经过分频电路16进行分频后可以得 到所需要的27MHz的系统时钟，即调整后的音视频(AV)时钟。在此，利用分频电路16， 直接把所需要的27MHz的机顶盒系统时钟从控制电路13输出的时钟源分频得到，可以省 掉一个锁相环，也因而节省了芯片面积。
本发明的优点在于是纯数字电路设计，不仅排除系统外部附加器件，而且可以避免内 部模拟电路的繁琐设计。目前芯片工艺不断发展，芯片为了降低成本需要不断跟进先进的 生产工艺，模拟电路不可避免必须重复设计，从而增加系统设计复杂度和流片风险。纯数 字电路可以完全避免这方面的问题，而且这部分电路的面积也很小，进一步减少了系统成 本。
权利要求
1.一种时钟调整电路，其特征在于，包括配置电路，用于根据接收到的指令来配置参数；计数电路，用于根据所述参数选择计数值，计数满后发出控制信号；及控制电路，用于在接收到所述控制信号后抑制时钟脉冲，提供调整后的系统时钟。
2. 按照权利要求1的时钟调整电路，其特征在于，配置电路接收到的指令包括时钟相差数值。
3. 按照权利要求2所述的时钟调整电路，其特征在于，所述时钟相差数值根据大小和正 负分为32个等级，并将等级作为所述参数。
4. 按照权利要求2的时钟调整电路，其特征在于，时钟相差数值决定控制电路抑制脉冲 的频率。
5. 按照权利要求1或2所述的时钟调整电路，其特征在于，还包括系统处理器，用于向 配置电路发送指令。
6. 按照权利要求1的时钟调整电路，其特征在于，还包括分频电路，用于对控制电路抑 制的时钟脉冲进行分频输出。
7. 按照权利要求6的时钟调整电路，其特征在于，还包括锁相环，用于提供计数电路的 输入时钟。
8. 按照权利要求7的时钟调整电路，其特征在于，系统时钟为27MHz，计数电路的输入 时钟为远超过27MHz的一个频率，经过分频后要稍微大于27MHz。
9. 按照权利要求l的时钟调整电路，其特征在于，控制电路由一个与门构成。
全文摘要
本发明是应用在音视频解码时调整系统时钟的简化电路。它由三部分电路组成配置电路、计数电路和控制输出电路。系统通过检测本地时钟，并和广播码流里面自带时钟进行比较。根据相差数值的大小，通过配置电路设置时钟调整电路的调整力度和方向。调整力度通过计数电路体现出来。控制输出则根据计数电路来抑制时钟脉冲，通过抑制时钟脉冲可以人为的放慢系统速度。这三部分电路构成了一个完整的时钟调整电路。
文档编号H03L7/00GK101295981SQ20071004006
公开日2008年10月29日 申请日期2007年4月27日 优先权日2007年4月27日
发明者镭 张, 李春峰 申请人:上海芯致电子科技有限公司;张 镭