高电源抑制的带隙基准源的制作方法

专利名称：高电源抑制的带隙基准源的制作方法
技术领域：
本发明属于数模混合集成电路领域，具体为低功耗高电源抑制的Bi-CMOS带隙基准源，是一种结构简单、低功耗高电源抑制比的带隙基准 电压源，尤其适合应用于混合集成电路的模/数转换器(ADC)、数/模转换 器(DAC)中。
背景技术：
在ADC、 DAC混合集成电路设计中，片内集成的高性能基准源 (Reference)不可或缺。随着电路系统的复杂化和数模混合信号的精致化， 对ADC、 DAC等混合集成电路的要求越来越高，从而对基准源的要求特别 是对它的电源抑制要求也越来越高。制作基准电压源，传统的做法是利用二极管的反向击穿特性。它是利 用二极管与限流电阻配合，并通过调节流过自身的电流来抵消电源电压的 变化对它造成的影响。但是，这需要很高的电源电压才能使二极管反向击 穿，更重要的是它和电源电压的相关性较大，电源抑制比(PSRR)不理想。 也有的是利用正向VBe来产生基准电压，但是这会使得温度系数很大。而带 隙基准源由于其具有较低的温度系数、较高的电源抑制比以及稳定的输出 等优点而备受青睐。为了降低带隙的温度系数，人们一般都是通过温度一阶补偿的办法来 达到目的。传统上的带隙基准源的电路结构如图(1)，它的电源抑制性 能不是很好，精度也不是很高，而且还对运放的失调非常敏感。发明内容本发明的目的在于提供一种高电源抑制的带隙基准源，该带隙基准源 的具有低功耗和高电源抑制的优点。
本发明提供的高电源抑制的带隙基准源，包括自偏置电路、调整电路、带隙核心电路和启动电路；其中，带隙核心电路包括NPN晶体管Q1、 Q2、 Q6、 Q7和Q8， PNP晶体管Q3、 Q4和Q5，还包括电阻R1、 R2、 R3、 R4 以及电容C1; NPN晶体管Q1和Q2的基极分别接在电阻R3的两端，发射 极连在一起，共同接在电阻R4上，电阻R4的另一端接地；NPN晶体管 Ql和PNP晶体管Q3的集电极接在一起，NPN晶体管Q2和PNP晶体管 Q4的集电极接在一起;NPN晶体管Q2和PNP晶体管Q4的基极电位相同， 发射极电位均接在基准输出电压V^上；PNP晶体管Q5的发射极接在基准 输出电压V^上、基极接在NPN晶体管Q2与PNP晶体管Q4的集电极上， NPN晶体管Q6的发射极接地、基极和NPN晶体管Q8的基极连在一起， 而PNP晶体管Q5和NPN晶体管Q6的集电极接在一起，共同接在NPN晶 体管Q7的基极；NPN晶体管Q7的发射极和基极分别接地和基准输出电压 V，； NPN晶体管Q8的集电极和基极连一起，接在电阻R3上；电阻R2 的一端接在电阻R3上，另一端接在基准输出电压V^上；电阻R1的一端 接在NPN晶体管Q7的基极，另一端接在电容C1上；而电容C1的另一端 接在PNP晶体管Q5的基极;基准输出电压V^作为输出端接在外围的电路 上；启动电路在电源电压Vw上电时工作，产生电流并输送至自偏置电路中， 以驱动自偏置电路导通；自偏置电路接收到启动电路提供的电流后开始导 通，通过自身的偏置作用来产生与电源电压Vw无关的偏置电压，并输送至 调整电路中，同时把启动电路关闭；调整电路接收到自偏置电路输出的偏 置电压后，通过自身的调整作用来产生恒定的电流并输出至带隙核心电路 中；带隙核心电路接收到调整电路提供的恒定电流后，通过自身的运转来 产生带隙基准电压V^ ，并把它作为整个带隙基准源的输出。本发明的带隙基准源核心电路与现有的技术相比，具有极大的电源抑 制比(PSRR)，这是通过核心电路外的调整电路和核心电路中的"局部电 源"V^来实现的。而且，本发明中的核心电路结构简单，在相同的输入电 压下，消耗的电流也很小，属于低功耗的带隙基准源。在Bi-CMOS工艺下，
传统的带隙基准源的电路结构通过温度的一阶补偿，温度系数比较大，而 在本带隙基准源的电路结构中，利用新颖的Ip，电路产生结构，使温度系 数大大降低。另外，本发明中增加了自偏置电路、调整电路和启动电路， 其中自偏置电路中的两条支路电流的精确复制保证了与电源电压的无关性，从而允许了输入电压的大幅度变化；调整电路是由自偏置电路来进行偏置，并为带隙核心电路提供外部电源，这就使得带隙的核心电路受输入 电压(电源电压)的影响较小。为了避免自偏置电路中"简并点"的存在， 本发明引入了启动电路，当自偏置电路启动后，启动电路就关闭，这既保 证了电路的正常工作，又极大的降低了电路的功耗。带隙的典型结构图l中，由于运放的失调会使PSRR降低，增益的有限 也会使精度降低。而在本发明的带隙结构图3中，通过两级运放来提高增 益，进而提高精度；运放用单端输入可以减少其失调；补偿电路8的频率 补偿用来提高运放自身的相位裕度，进而保证其稳定性。具体分析如下 PNP晶体管Q5、 NPN晶体管Q6组成第一级放大器——共射极放大器，其 中，PNP晶体管Q5用PNP类型的原因是为了对Y点电位进行偏置，以保 证Vx = VY 。 NPN晶体管Q6为PNP晶体管Q5的有源负载，这是利用了有 源负载的动态阻抗高的特点来提高增益，另外，有源负载的静态功耗也较 小。NPN晶体管Q7为共射极放大器，两个共射极放大器的级联极大的提 高了增益，也提高了精度。运放的一个很大的作用就是其深度负反馈使得 输出与输入无关，在这里也简要解释一下运算放大器的反馈极性当Y点 有一瞬时正向信号时，由于第一级和第二级运算放大器都是共射极，所以 经过两级运算放大器后，信号仍为正，正信号加在电阻R3上，NPN晶体 管Ql的基极电压变化为AV^， NPN晶体管Q2的基极电压变化为 AVBE+AIR3，所以，NPN晶体管Q2基极的变化对Y点的影响远比NPN晶 体管Ql基极的变化影响大；而且，由于NPN晶体管Ql的基极和Y点是 同向端，NPN晶体管Q2的基极与Y点是反向端，因此，该电路的负反馈 系数远大于正反馈系数，形成深度负反馈。也就是说，当NPN晶体管Ql 和Q2集电极电流有微小差别时，NPN晶体管Ql和Q2的基极都能感受得 到，于是它们就通过这种深度负反馈的作用来调整各自的静态工作点，以
减小集电极电流的差别，从而保证了集电极电流的精确相等，这对于降低 温度系数也是非常有利的。总之，本发明基准源的电路结构简单、新颖，用自身的偏置提供电源 而不需要外接偏置，电路所占面积小，具有良好的温度系数。


图1为典型的带隙基准源的核心电路原理图； 图2为本发明的带隙基准源的原理框图； 图3为本发明的带隙基准源的核心电路原理图； 图4为对应于图2的一种实施方式的电路图； 图5为本发明的PSRR仿真结果；图6为本发明的电路中，输出随输入电压变化(电压调整率)的仿真 结果。
具体实施方式
本发明为具有启动电路和自偏置电路的带隙基准源，它具有高电源抑 制(PSRR)、大的输入范围、小的电压调整率、相同的电源电压下消耗的 电流小等优点。如图2所示，该带隙基准源包括产生基准的带隙核心电路3 和为带隙核心电路3提供外部电源的自偏置电路1、调整电路2以及启动电 路4。当电源电压l上电时，启动电路4工作驱动自偏置电路1导通；自 偏置电路1导通后使启动电路4关断，并且通过自身的偏置为调整电路2 提供相对电源电压V^无关的偏置电压；调整电路2为带隙核心电路3提供 与电源电压无关的外部电源；带隙核心电路3输出基准电压V，并利用V， 作为自身的"局部电源"来使得其与电源电压Vw无关。如图3所示，带隙核心电路3包括NPN晶体管Ql、 Q2、 Q6、 Q7和 Q8， PNP晶体管Q3、 Q4和Q5，还包括电阻Rl、 R2、 R3、 R4以及电容 Cl。 NPN晶体管Ql和Q2的基极分别接在电阻R3的两端，而且它们的发 射极连在一起，共同接在电阻R4上，电阻R4的另一端接地。NPN晶体管 Ql和PNP晶体管Q3的集电极接在一起，NPN晶体管Q2和PNP晶体管 Q4的集电极接在一起。PNP晶体管Q3和PNP晶体管Q4的基极电位相同， 发射极电位也都接在V^上。PNP晶体管Q5的发射极接在V，上、基极接 在NPN晶体管Q2与PNP晶体管Q4的集电极上，NPN晶体管Q6的发射 极接地、基极和NPN晶体管Q8的基极连在一起，而PNP晶体管Q5和NPN 晶体管Q6的集电极接在一起，共同接在NPN晶体管Q7的基极。NPN晶 体管Q7的发射极和基极分别接在地和V^上。NPN晶体管Q8的集电极和 基极连在一起，接在电阻R3上。电阻R2的一端接在电阻R3上，另一端 接在V，上。V，作为输出端接在外围的电路上。NPN晶体管Q1、 Q2和电阻R3构成Ip^产生电路6，用于产生Ip^电 流，然后再与NPN晶体管Q8负温度系数的V^进行补偿，以此来降低温度 系数。PNP晶体管Q3、 Q4通过电流镜像来保证流过两条电路的电流精确 相等。NPN晶体管Q8、 Q1和电阻R4构成恒流源电路7，形成微电流源， 并为PNP晶体管Q3、 Q4提供偏置电流。PNP晶体管Q5、 NPN晶体管Q6 和NPN晶体管Q7构成运放电路5，组成二级运算放大器，其中，PNP晶 体管Q5和NPN晶体管Q6为第一级，NPN晶体管Q7为第二级。电阻R1 和电容C1构成补偿电路8，对两级运放进行频率补偿，以保证其稳定性。 图3的整个电路是由"局部电源"V，来供电，更加保证了核心带隙电路与 电源电压Vw的无关性。带隙核心电路3的具体工作原理如下。在图3中，产生正温度系数Ip^ 电流的电路是通过NPN晶体管Q1、 Q2和R3实现的，具体为<formula>formula see original document page 8</formula>设Is,Q,NI柳，贝Ul歴JVB;^-VT111^3，该电流是正温度系数的，通过与NPN晶体管Q8负温度系数的V朋进行一阶补偿，有<formula>formula see original document page 8</formula>
很难达到很低的温度系数，而在本发明中，在0.6um的Bi-CMOS工艺库 下进行H-spice仿真得出，温度系数在-20--125^范围内达到40ppm/。C以下， 这在Bi-CMOS工艺中是一个非常低的数值。在典型的带隙结构如图1中， 只有保证NPN晶体管Ql和Q2的集电极电流相等才能使得温度系数在理 论上达到很小，但是由于运放的输入阻抗不是无穷大等原因，二者的集电 极电流很难完全匹配，所以温度系数不是很理想。但是，在本发明的结构 中就能很好的保证NPN晶体管Ql、 Q2两者的集电极电流精确相等。首先， 从大信号的角度出发，vx = -vBEQ3 ，而vY = v虹f -vbeq5 ，这就保证了 Vx = VY ，从而保证了流过NPN晶体管Ql和Q2的集电极电流精确相等； 其次，从小信号角度分析，当NPN晶体管Q1和Q2的集电极电流有微小 变化时，通过两级运放的深度负反馈作用，来进行调整NPN晶体管Ql和 Q2的静态工作点，从而保证二者的集电极电流精确相等。另外，NPN晶体管Q1、 Q2、 PNP晶体管Q3和Q4的偏置电流I。是由恒流源电路7来提供的，具体实现如下恒流源电路7中，由 VBEQS=VBEQ1+I。RjvBE=VTln(^^l 1。=^^，其中，M为NPN晶体管丄s K4Ql与Q8的发射极面积之比值。用这种方式提供偏置的优点是不需要外界 提供单独的偏置、性能稳定、节省版图面积。下面举例加以说明，该实施例只是对本发明作进一步详细描述，并不 意味着对本发明的任何限制。如图4所示，自偏置电路1包括电阻R5、 R6、 R7禾nR8，还包括NPN 晶体管Q9、 Q10以及PMOS管Ml、 M2。电阻R5—端接在输入端，另一 端接在PMOS管Ml的源极；电阻R6 —端接在输入端，另一端接在PMOS 管M2的源极；电阻R8—端接在NPN晶体管Q10的发射极，另一端接地。 PMOS管Ml和M2栅极电位相同，都接在PMOS管M2的漏极；PMOS 管Ml的漏极接在电阻R7上。NPN晶体管Q9的基极、集电极接在一起共 同接在NPN晶体管Q10的基极和电阻R7的另一端，NPN晶体管Q9发射 极接地。NPN晶体管Q10的集电极接在PMOS管M2的漏极，发射极接在 电阻R8上。带隙核心电路3的构成与图3所示的结构相同。调整电路2是由PMOS管M3构成。PMOS管M3的源极接电源电压， 栅极接在自偏置电路1中PMOS管M2的栅极，漏极接在带隙核心电路3 中PNP晶体管Q3的发射极。启动电路4包括电阻R9和R10，还包括NMOS管M4、 M5管。电阻 R9—端接电源电压V^另一端接NMOS管M4的漏极；电阻R10的一端 接在NMOS管M4的漏极，另一端接NMOS管M5的栅极。NMOS管M4 的栅极接在自偏置电路1中PMOS管M1的漏极，源极接地；NMOS管M5 的漏极接在自偏置电路1中NPN晶体管Q10的集电极，源极接地。自偏置电路1中流过PMOS管M2的电流大小是通过由NPN晶体管 Q9、 Q10和电阻R8构成的微电流源来确定的，具体为该电流通过自偏置电路l的自身偏置作用，从而与电源电压Vw无关。 电阻R5和R6构成PMOS管Ml、 M2的源跟随器，更加保证了自偏置电路 与电源电压的无关性。但，在与电源无关的偏置电路1中有一个非常重要 的问题就是"简并"偏置点的存在。例如，在图4的具体实施电路中，如 果当电源上电时，所有的晶体管均传输零电流，因为自偏置电路1允许两 边传输零电流，则它们就可以无限制的保持关断状态。因此，基于以上情 况，本发明电路引进了启动电路4以解决"简并"偏置点的存在。引进了 启动电路4，势必会增大功耗，这也是本发明电路中所预料到的，因此，用 电阻R7可以降低功耗。原理如下当启动电路开始工作时，由于自偏置电 路1中流过电阻R7的电流为零，所以启动电路的电压VB,就会加在NPN晶 体管Q9上，使NPN晶体管Q9导通，NPN晶体管Q9导通后就会在自偏
置电路l上产生与电源无关的电流，于是就会在电阻R7上产生压降，使得 P点的电位大于V^，从而使启动电路关断，这就极大的降低了功耗，另外， 带隙核心电路3由于其结构简单而使相同的输入电压下电路消耗的电流很 小，从而也降低了功耗。自偏置电路1中产生的电流，与电源电压几乎无关，这就使得输入电 压有较大的输入范围。而且，该电流流过PMOS管M2时，根据PMOS管 M2的饱和漏电流方程确定了 PMOS管M2的栅极电压，此栅极电压就是调 整电路3中PMOS管M3的偏置电压。PMOS管M3也可以称为电压调整 管，这是因为，当电源电压V^变大时，由于Ipw电流基本不变，因此根据 饱和电流方程可知PMOS管M2的栅极电压相应也会变大，也就是说,PMOS 管M3的栅极电位随源极电位的升高而升高，而PMOS管M3的栅源之间 的电压变化不大，所以，流过PMOS管M3的电流也基本上变化不大，只 是稍微变小，于是PMOS管M3漏电流的稍微下降就会使得带隙的输出稍 微变小，约为-AV^。而当Vin变大时，带隙输出电压也会稍微变大，约为 十AV，，AV^。由此可见，调整电路2实际上就是带隙核心电 路3的负反馈电路，以保证带隙核心电路3中的带隙输出电压V^与电源电 压无关，从而也提高了整个电路的电源抑制比。另外，本发明电路结构引入"局部电源"的思想来进一步提高电源抑 制比。也就是说，在带隙核心电路3中，如果我们能引入一个与电源电压V^ 相关性很小的电源为带隙核心电路3供电，那么其PSRR必将提高。事实 上，本发明的电路结构正是利用了这一思想，其中，上面谈到的"局部电 源"就是带隙输出。通过调整电路2中PMOS管M3的调节，与Vw 的相关性就已下降了很多，而在带隙核心电路3中，所有的器件都是由"局 部电源"V^来进行直接供电的，因此，其PSRR也得以极大的提高。其在 基于0.6u m的Bi-CMOS工艺库下的H-spice仿真结果如图5。从图5可以 看出，带隙输出的电源抑制比PSRR在TT、 SS和FF三种模型下都是非常 高的。本发明的电路在直流条件下，带隙输出的电压调整率也很小。具体分 析如下当输入电压有较大范围的波动时，通过调整电路2中的PMOS管M3调整管的作用，VREF变化幅度较小，而VREF又进一步受到带隙核心电路3中运放的深度负反馈的影响，结果使得VREF基本上不受输入电压Vw变化的 影响。在0.6um的Bi-CMOS工艺下，对其进行H-spice仿真(仿真结果 如图5)，很好的验证了上述的分析。
权利要求
1、一种高电源抑制的带隙基准源，其特征在于它包括自偏置电路(1)、调整电路(2)、带隙核心电路(3)和启动电路(4)；其中，带隙核心电路(3)包括NPN晶体管Q1、Q2、Q6、Q7和Q8，PNP晶体管Q3、Q4和Q5，还包括电阻R1、R2、R3、R4以及电容C1；NPN晶体管Q1和Q2的基极分别接在电阻R3的两端，发射极连在一起，共同接在电阻R4上，电阻R4的另一端接地；NPN晶体管Q1和PNP晶体管Q3的集电极接在一起，NPN晶体管Q2和PNP晶体管Q4的集电极接在一起；NPN晶体管Q2和PNP晶体管Q4的基极电位相同，发射极电位均接在基准输出电压VREF上；PNP晶体管Q5的发射极接在基准输出电压VREF上、基极接在NPN晶体管Q2与PNP晶体管Q4的集电极上，NPN晶体管Q6的发射极接地、基极和NPN晶体管Q8的基极连在一起，而PNP晶体管Q5和NPN晶体管Q6的集电极接在一起，共同接在NPN晶体管Q7的基极；NPN晶体管Q7的发射极和基极分别接地和基准输出电压VREF；NPN晶体管Q8的集电极和基极连一起，接在电阻R3上；电阻R2的一端接在电阻R3上，另一端接在基准输出电压VREF上；电阻R1的一端接在NPN晶体管Q7的基极，另一端接在电容C1上；而电容C1的另一端接在PNP晶体管Q5的基极；基准输出电压VREF作为输出端接在外围的电路上；启动电路(4)在电源电压VIN上电时工作，产生电流并输送至自偏置电路(1)中，以驱动自偏置电路(1)导通；自偏置电路(1)接收到启动电路(4)提供的电流后开始导通，通过自身的偏置作用来产生与电源电压VIN无关的偏置电压，并输送至调整电路(2)中，同时把启动电路(4)关闭；调整电路(2)接收到自偏置电路(1)输出的偏置电压后，通过自身的调整作用来产生恒定的电流并输出至带隙核心电路(3)中；带隙核心电路(3)接收到调整电路(2)提供的恒定电流后，通过自身的运转来产生带隙基准电压VREF，并把它作为整个带隙基准源的输出。
2、 根据权利要求1所述的带隙基准源，其特征在于自偏置电路(l)包括电阻R5、 R6、 R7和R8，以及NPN晶体管Q9、 Q10和PMOS管M1、 M2;电阻R5和R6 —端接电源电压V^ ，电阻R5的另一端接在PMOS管 Ml的源极，电阻R6的另一端接在PMOS管M2的源极；电阻R8 —端接 在NPN晶体管Q10的发射极，另一端接地；PMOS管Ml和M2栅极均接 在PMOS管M2的漏极，PMOS管Ml的漏极接在电阻R7上；NPN晶体 管Q9的基极、集电极接在一起共同接在NPN晶体管Q10的基极和电阻R7 的另一端，NPN晶体管Q9发射极接地；NPN晶体管Q10的集电极接在 PMOS管M2的漏极，发射极接在电阻R8上。
3、 根据权利要求1或2所述的带隙基准源，其特征在于调整电路(2) 由PMOS管M3构成，PMOS管M3的源极接电源电压Vw ，栅极接自偏置 电路(l)中PMOS管M2的栅极，漏极接带隙核心电路(3)中PNP晶体管Q3 的发射极。
4、 根据权利要求3所述的带隙基准源，其特征在于启动电路(4)包括 电阻R9和R10，以及NMOS管M4、 M5管；电阻R9—端接电源电压V^ ， 另一端接NMOS管M4的漏极；电阻RIO的一端接在NMOS管M4的漏极， 另一端接NMOS管M5的栅极；NMOS管M4的栅极接在PMOS管Ml的 漏极，源极接地；NMOS管M5的漏极接NPN晶体管Q10的集电极，源极 接地。
全文摘要
一种高电源抑制的带隙基准源，包括自偏置电路、调整电路、带隙核心电路和启动电路。带隙核心电路中的I_PTAT产生电路通过运放的负反馈调整其静态工作点，使NPN管Q1、Q2的集电极电流精确相等，产生的I_PTAT电流与恒流源电路中具有负温度系数的NPN晶体管Q8的V_BE进行温度一阶补偿来降低温度系数。恒流源电路自身可产生偏置，为I_PTAT产生电路提供偏置电流。运放电路为两级运放以提高增益，补偿电路为两级运放进行频率补偿。调整电路通过负反馈作用来消除基准输出V_REF对电源电压的依赖，以提高PSRR。启动电路可消除“简并”偏置点，并驱动自偏置电路工作。自偏置电路为调整电路提供偏置电压。本发明电路结构简单新颖，不需要外接偏置，电路所占面积小，具有良好的温度系数。
文档编号H03M1/66GK101131592SQ20071005329
公开日2008年2月27日 申请日期2007年9月20日 优先权日2007年9月20日
发明者刘占领, 刘政林, 邹雪城, 郑朝霞, 陈晓飞, 雷鑑铭 申请人:华中科技大学