一种Turbo码编码装置及方法

专利名称：一种Turbo码编码装置及方法
技术领域：
本发明涉及通信中的信道编码技术，特别是涉及一种新的Turbo码编码装 置及方法。
背景技术：
Turbo码是1993年由C.Berrou、 A.Glavieux和P.Thitimajshiwa提出的一种 编译码方案，由于其在低信噪比的应用环境下比其它编码性能好，因而在第三 代(3G)移动通信系统的多种方案中，将Turbo码作为无线信道的编码标准之 一。3G移动通信系统所釆用的Turbo码编码技术规范由第三代合作伙伴项目 (3GPP )中TS25.212详细描述， 一般，Turbo编码器由两个系统递归卷积(RSC ) 编码器、交织器和删除器组成。
随着3G移动通信的不断发展，Turbo码编码技术被广泛应用于各种3G移 动通信系统中，但在不同移动通信系统中所釆用的具体编码方法和交织器有所 不同。比如在3GPPRelease6中，Turbo码是二进制(Binary)编码方法，使 用素数交织器(PIL， Prime Interleave",不支持并行译码；在3GPP LTE中， 使用二次方置换多项式(QPP， Quadratic Permutation Polynomial)交织器代替 PIL交织器，支持并行译码；3GPP中Turbo码均使用尾比特结尾(tail bits termination)方法。再比如在WiMAX中，Turbo码是双二进制(Duo-Binary ) 编码方法，使用特别规则的置换(ARP, Almost regular permutation)交织器， 支持并行译码，WiMAX中的Turbo码使用tail-biting结尾(tail-biting termination) 方法，无尾比特。
具体来说，3GPP Turbo码编码器的 一种组成结构如图l所示，包括两个分 量码编码器(constituentencoder)——分量码编码器1和分量码编码器2，以及 内交织器(internal interleaver)，其中，每个分量码编码器又由三个寄存器和四 个加法器构成，完成编码功能。 一路输入数据分为两路，同时输入分量器编码 1和内交织器分别进行处理，经过分量器编码1或经过内交织器和分量码编码 器2的处理后分别输出尾比特ZK和Z，K;并且，该3GPPTurbo码编码器还分两
路输出未经过交织处理的和经过交织处理的系统位^K和^K。图1中，分量码
编码器的生成多项式以八进制数表示为(13，15)，对应的反馈多项式{1，0,1，1}， 前馈多项式{1, 1,0， 1}。对于3GPPRelease 6 Turbo码，内交织器釆用PIL交织 器；对于3GPPLTE Turbo码，内交织器采用QPP交织器。但根据3GPP Turbo 码编码器实际应用结果来看，效果不是很好，且原始数据输入仅为单输入。
WiMAX Turbo码编码器的一种组成结构如图2所示，包括CTC交织器和 分量码编码器，输出系统位和经过交织及编码处理的校验位K^、 72『2。其中， 分量码编码器进一步由三个寄存器和五个加法器组成，完成编码功能。图2中， 分量码编码器生成多项式以八进制数表示为(15, 13 or 11)，对应的其反馈多项 式{1， 1,0,1}，前馈多项式{1，0, l，l}or{l,0，0，l}，该Turbo码是双二进制编 码(Duo-Binary )。图2中所釆用的CTC交织器是双层交织结构，包括两个处 理步骤第一步，为对内(intra-co叩le)的置换，即偶数位置的比特互换；第 二步，为对间(inter-couple)的交织，即所有成对的数据块使用ARP交织器进 行交织处理。这两步处理在具体实现上可表示为
步骤k对内置换 Forj = 0，…，N國1
if (j mod 2 = 0 ) ， let (B,A) = ( A,B )(i,e.， switch the couple) 步骤2: ARP交织 Forj = 0，…，N-1
switch (j mod 4): case0:i= (P0.j+1) modN case 1: i = ( P0 . j + l+N/2+P！) mod N case 2: i = ( P0 . j +1+ P2) mod N
<formula>formula see original document page 15</formula>其中，N为原始数据的长度，即成对数目(couple size ); j为数据经过交织 后的成对位置序号；i为交织前的成对位置序号；参数Po、 P2、 P3由并行度、 随机扰动等设计因素来确定，是通过计算机搜索、优化得到的。
由于WiMAXTurbo码使用tail-biting结尾方法，编码复杂度和译码复杂度 都比较大，且根据实际应用来看，效果也不是很好。

发明内容
有鉴于此，本发明的主要目的在于提供一种Turbo码编码装置，能在降低 编译码复杂度的同时，实现更好的编译码性能。
本发明的另一目的在于提供一种Turbo码编码方法，能实现更好的编译码 性能，且降低编译码复杂度。
为达到上述目的，本发明的技术方案是这样实现的
一种Turbo码编码装置，包括第一分量码编码器、第二分量码编码器和 交织器；其中，
第一分量码编码器，接收成对输入的原始数据A、 B，进行编码后输出校 验位比特序列Yl和尾比特序列Zl;
交织器，接收成对输入的原始数据A、 B，对所接收的数据进行外层和内 层交织处理，再将交织处理后的数据成对输出至第二分量码编码器；
第二分量码编码器，接收经过交织处理的数据，进行编码后输出校验位比 特序列Y2和尾比特序列Z2;
所述成对输入的原始数据A、 B作为系统位成对输出。
其中，所述第一分量码编码器与第二分量码编码器使用相同的分量码编码 结构；所使用的分量码的编码结构包括一个反馈多项式和一个或一个以上前馈 多项式，所述一个以上前馈多项式为不同的前馈多项式。
当所述分量码编码使用 一个前馈多项式和一个反馈多项式时，所使用的分 量码为(11,13)、 (11,15)、 (13,11)、 (13,15)、 (13，17)、 (15,11)、 (15,13)、(15,17)中任意一种；当所述分量码编码使用两个前馈多项式和一个反馈多项 式时，所使用的分量码为(11,13,15)、 (13,11,15)、 (13,11,17)、 (13， 15， 17)、
(15， 11， 13)、 (15,11,17)、 (15,13,17)中任意一种；当所述分量码编码使用 三个前馈多项式和一个反馈多项式时，所使用的分量码为(13, 11， 15， 17)、 ( 15， 11,13,17)中任意一种；其中，每个括号中的第一个参数为以八进制数表示的 分量码的反馈多项式，其余参数均为以八进制数表示的分量码的前馈多项式。
上述方案中，每个分量码编码器包括三个移位寄存器、五个或五个以上加 法器以及一对切换开关；所述每个分量码编码器设置有两路输入，所述一对切 换开关分别设置于一路输入上；所述三个移位寄存器在一路上沿输入向输出方 向依次排列。
本发明还公开了 一种Turbo码编码方法，包括
将原始数据分为并行的两组作为成对输入；对成对输入的两组原始数据比 特流进行第一分量码编码，编码后输出相应的校验位比特序列Yl和尾比特序 列Z1;同时，对所述成对输入的两组原始数据比特流进行交织处理，再对交织 处理后的两组数据比特流进行第二分量码编码，编码后输出相应的校验位比特 序列Y2和尾比特序列Z2。
其中，所述校验位比特序列Y1、 Y2中包含系统位比特的校验位比特和尾 比特的校验位比特。第一分量码编码后和第二分量码编码后分别输出三个尾比 特及其对应的校验位比特。
所述外层交织处理基于二次置换多项式；所述内层交织处理为在原始数据 块的偶数成对位置上，将成对的两路数据比特进行位置交换。所述外层交织处 理使用的二次置换多项式为i= (frj + f2.j2) mod N;所述内层交织处理为 i值满足imod2-0时，将原始数据输入的第i个成对的两路(Ai,Bi)交换位 置，变为(Bi,Ai)，放在经过外层交织后的第j个成对位置；其中，i为原始数 据块成对位置序号，j为数据块经过外层交织和内层交织后的成对位置序号，N
为数据块的成对数目，A和f2为二次置换多项式系数。
上述方案中，每个分量码编码使用一个或一个以上前馈多项式和一个反馈
多项式，所述一个以上前馈多项式为不同的前馈多项式。
本发明还公开了一种Turbo码编码交织器，包括外层交织单元和内层交织 单元，分别对原始数据块进行外层交织和内层交织。其中，所述外层交织单元， 用于实现基于二次置换多项式的交织处理；所述内层交织单元，用于在原始数 据块的偶数成对位置上，将成对的两路数据比特进行位置交换。
本发明所提供的Turbo码编码装置及方法，由于釆用双二进制编码方式、 尾比特结尾方法以及基于QPP的双层交织结构，所以，本发明的编码性能明显 优于现有的3GPP Rel.6 Turbo码、LTE Turbo码和WiMAX Turbo码。
由于本发明釆用尾比特结尾方法，无论编码复杂度还是译码复杂度都大大 降低。并且，本发明的分量码编码器可以使用对应不同分量码的多种可变的编 码器结构，使用灵活多样、简单方便。


图1为3GPPTurbo码编码器的一种组成结构示意图； 图2为WiMAXTurbo码编码器的一种组成结构示意图； 图3为本发明Turbo码编码装置的组成结构示意图； 图4a为本发明Turbo码编码装置实施例一实现方案A的组成结构示意图； 图4b为本发明Turbo码编码装置实施例一实现方案B的组成结构示意图； 图5a为本发明Turbo码编码装置实施例二实现方案A的组成结构示意图； 图5b为本发明Turbo码编码装置实施例二实现方案B的组成结构示意图； 图6a为本发明Turbo码编码装置实施例三实现方案A的组成结构示意图； 图6b为本发明Turbo码编码装置实施例三实现方案B的组成结构示意图； 图7a为本发明Turbo码编码装置实施例四实现方案A的组成结构示意图； 图7b为本发明Turbo码编码装置实施例四实现方案B的组成结构示意图； 图8a为本发明Turbo码编码装置实施例五实现方案A的组成结构示意图； 图8b为本发明Turbo码编码装置实施例五实现方案B的组成结构示意图； 图9a为本发明Turbo码编码装置实施例六实现方案A的组成结构示意图9b为本发明Turbo码编码装置实施例六实现方案B的组成结构示意图； 图10a为本发明Turbo码编码装置实施例七实现方案A的组成结构示意图； 图10b为本发明Turbo码编码装置实施例七实现方案B的组成结构示意图； 图lla为本发明Turbo码编码装置实施例八实现方案A的组成结构示意图； 图llb为本发明Turbo码编码装置实施例八实现方案B的组成结构示意图； 图12为本发明Turbo码 一 种情况下的性能效果示意图。
具体实施例方式
经过对3GPP Turbo码和WiMAX Turbo码的性能研究发现 一 般来说，Turbo
码采用双二进制编码方式的性能优于二进制编码的方式；QPP交织器的性能优 于ARP交织器；釆用tail-biting结尾方法的性能与尾比特结尾方法的性能相同， 但tail-biting结尾方法的编码和译码复杂度要大于尾比特结尾方法。
基于此，本发明的编码装置及方法考虑综合使用性能较优的编码方式、交 织器和结尾方法，也就是说，在本发明中采用双二进制编码方式、尾比特结尾 方法以及基于QPP的双层交织结构。
本发明的基本思想是由第一分量码编码器、第二分量码编码器和双层结 构的交织器构成Turbo码编码装置，将原始数据分为并行的两组，成对地输入 Turbo码编码装置，经过处理后由第一分量码编码器和第二分量码编码器分别 输出各自的校验位比特序列和尾比特序列。
图3为本发明Turbo码编码装置的组成结构示意图，如图3所示，本发明 Turbo码编码装置包括第一分量码编码器31、第二分量码编码器32和双层结构 的交织器33,图3中的黑色圆点表示线路发生连接的接头。其中，第一分量码 编码器31和第二分量码编码器32,分别用于对成对输入的原始数据A、 B和 经过交织处理的数据进行编码，之后输出校验位比特序列Yl、 Y2和尾比特序 列Zl、 Z2，两个分量码编码器的内部结构完全相同；双层结构的交织器33， 用于将两个相同的分量码编码器进行并行级联，实现双二进制Turbo编码方法， 具体的，双层结构的交织器33对成对输入的原始数据A、 B进行内层和外层两
层交织处理，再将交织处理后的数据成对输出至第二分量码编码器32;该Turbo 码编码装置还将成对输入的原始数据A、 B作为系统位成对输出。
图3中，数据输入端将原始数据分为并行的两组A和B,成对(couple) 地输入至第一分量码编码器31和双层结构的交织器33,这里所述成对是指A 组数据和B组数据按顺序分别输出一个比特，构成一对的关系；第一分量码编 码器31输出相应的校验位比特序列Yl和尾比特序列Zl;双层结构的交织器 33收到成对输入的原始数据后进行内层交织和外层交织处理，之后将交织处理 后的数据成对的输出给第二分量码编码器32;第二分量码编码器32获得原始 数据经过交织器后的成对输出，输出相应的校验位比特序列Y2和尾比特序列 Z2。可以看出，本发明Turbo码编码装置全部的编码输出包括系统位比特， 即原始数据A、 B;网格图归零结尾的尾比特序列Z1、 Z2;以及校验位比特序 列Yl、 Y2,其中，校验位比特序列Yl、 Y2中包含系统位比特的校验位比特 和尾比特的校验位比特，输出尾比特时对应输出的校验位比特称作尾比特的校 验位比特。
具体来说，本发明编码装置全部的编码输出包含以下四个部分
1) Ao、 Bo.....ANM、 BN—,为原始数据比特；
2) Y1。.....Y1n^和Y2。.....Y2NM分别为第一和第二分量码编码器输
出的、数据比特的校验位比特；
3) Z10、 Zl!、 Z12和Y1n、 Y1n+1、 YlN+2为第一分量码编码器输出的尾比 特和对应于尾比特的校验位比特；
4) Z20、 Z2p Z22和Y2n、 Y2n+1、 Y2N+2为第二分量码编码器输出的尾比 特和对应于尾比特的校验位比特。
其中，N为原始数据的长度，即成对数目(couple size)。本发明的编码输 出中包含6个尾比特和6个对应于尾比特的校验位比特，对应每个分量码编码 器有3个尾比特及其对应的校验位比特，因为每个分量码编码器需要三个尾比 特清空编码器中的三个寄存器。
本发明中，第一分量码编码器与第二分量码编码器使用完全相同的分量码
编码结构，每个分量码编码器的组成结构与所使用的分量码相关。目前，可使 用的、对应一个前馈多项式和一个反馈多项式的基本分量码有十几种，本发明 人认识到如果分量码同时使用两个或两个以上前馈多项式，还可以进一步形 成更多的新分量码，如此，能够提供更多的校验位输出，以获得更好的性能。 根据实际仿真结果，本发明选用性能符合要求的8种基本分量码及通过将
其两个或两个以上前馈多项式同时使用而得到的9种新分量码中的任意一种， 具体这17种分量码的生成多项式以八进制数表示分别为(11,13)、 (11,15)、
(13,11)、 (13,15)、 (13,17)、 (15,11)、 (15,13)、 (15,17)、 (11,13,15)、 (13， 11, 15)、 ( 13， 11， 17)、 ( 13， 15， 17)、 ( 13， 11， 15， 17)、 ( 15, 11， 13)、 ( 15， 11, 17)、
(15,13,17)、 (15,11,13,17)。其中，每个括号内的第一个参数为以八进制数 表示的分量码的反馈多项式，其余参数均为以八进制数表示的分量码的前馈多 项式。
下面以选用前8个分量码为例，结合附图具体说明每个分量码编码器的组 成结构。图4至图ll分别是分量码为(11,13)、 (11,15)、 (13,11)、 (13,15)、 (13,17)、 (15,11)、 (15,13)、 (15, 17)的分量码编码器的两种组成结构，其 中，a图为仅B路所设置切换开关设有接地端，b图为A、 B两路所设置切换开 关均设有接地端。
从图4至图11可以看出，每个分量码编码器包括三个移位寄存器D、五个 或五个以上加法器，以 表示。每个加法器执行二进制数(0, 1)的模2加法， 等价于执行双极性信号(+1， -1)的乘法。每个分量码编码器设置有A和B两 路输入，分别接收原始数据输入或原始数据经过交织后的输入数据，三个移位 寄存器在A路的输入向输出方向上依次排列；在A路的输入端与第一个移位寄 存器之间、B路的输入端分别设置有一个切换开关，数据开始输入时，两个切 换开关分别闭合至A路和B路的原始数据输入端，完成所有数据编码后，两个 切换开关切换至另一端；数据输入结束后，两个切换开关可以均设置接地端， 也可以只有B路上的切换开关设置接地端，以^表示，接地端的作用是置零。 每个分量码编码器的输出不仅包括与数据输入相对应的校验位比特，还包括尾 比特及与尾比特相对应的校验位比特。
在实际应用中，对于每个分量码编码器而言，移位寄存器与加法器、切换 开关的位置关系可以有很多种排列方式，只要能实现同步更新寄存器的目的即 可，所谓同步更新是指同时将每个寄存器中存储的上一次数据值与新的数据做 加法后，再存入顺序排列的下一寄存器，更新寄存器中的存储内容。每个移位
寄存器均初始化为0，且完成每次数据编码后均清零。图4a和图4b至图lla 和图11b是上述前8种较佳的分量码编码器实施例的组成结构。
实施例一
本实施例中，所使用的分量码为(11, 13),该分量码的反馈多项式以八进 制数表示为11，前馈多项式以八进制数表示为13。
如图4a所示，本实施例的分量码编码器包括三个移位寄存器、五个加法器、 一对切换开关，该分量码编码器具有A和B两路输入，在两路的输入端分别设 置有一个切换开关。其中，加法器按输入到输出的方向依次称为第一至第五加 法器，移位寄存器按输入到输出的方向依次称为第一至第三移位寄存器。B路 的输入同时连接至第一、第二、第四加法器；A路上，在切换开关与第一移位 寄存器之间设置有第一加法器，第一、第二移位寄存器之间设置有第二加法器， 第二、第三移位寄存器之间设置有第四加法器，第一加法器的输出与第二移位 寄存器的输出连接至第三加法器，第三加法器的输出与第三移位寄存器的输出 连接至第五加法器；第三移位寄存器的输出还连至第一加法器。
A路上的切换开关在原始数据输入端与第三移位寄存器的输出端之间切 换，B路上的切换开关在原始数据输入端与接地端之间切换。
当有输入数据时，切换开关分别闭合至A路和B路的原始数据输入端，原 始输入数据A经过闭合的切换开关与原始输入数据B、第三移位寄存器的输出 在第一加法器中做运算，运算结果存储于第一移位寄存器中，同时运算结果输 入第三加法器；第一移位寄存器的输出与原始输入数据B在第二加法器中做运 算，运算结果存储于第二移位寄存器中；第二移位寄存器的输出输入到第三加
法器，与第一加法器的输出在第三加法器中做运算，运算结果输出至第五加法
器；第二移位寄存器的输出同时输入到第四加法器，与原始输入数据B在第四
加法器中做运算，运算结果存储于第三移位寄存器；第三移位寄存器的输出与
第三加法器的输出在第五加法器中做运算，运算结果作为校验位比特序列输出； 第三移位寄存器的输出反馈输入第一加法器。
当所有数据输入完毕并完成编码后，A路和B路的切换开关切换至另 一端， A路的切换开关与第三移位寄存器的输出相连，B路的切换开关与接地端相连。 此时，第三移位寄存器的输出作为尾比特输出，同时经过相连的切换开关反馈 输入到第一加法器。分量码编码器通过接收三个尾比特，并进行上述相同的处 理过程来清空三个寄存器，从而完成网格图归零结尾操作。在归零结尾的操作 过程中，所输出的校验位比特为尾比特的校验位比特。
实施例二
本实施例中，所使用的分量码、组成器件与实施例 一均相同，如图4b所示， 不同的是A路上的切换开关与第一加法器的位置和实施例一不同，原始输入 数据A先进入第一加法器，第一加法器的输出再经过闭合的切换开关输入到第 一移位寄存器和第三加法器；并且，A路上的切换开关也设置有接地端，在切 换开关切换时接地。
A路上的切换开关在第一加法器的输出端与接地端之间切换，B路上的切 换开关在原始数据输入端与接地端之间切换。
实施例三
本实施例中，所使用的分量码为(11, 15)，该分量码的反馈多项式以八进 制数表示为ll，前馈多项式以八进制数表示为15。
如图5a所示，本实施例的分量码编码器包括三个移位寄存器、五个加法器、 一对切换开关，该分量码编码器具有A和B两路输入，在两路的输入端分别设 置有一个切换开关。其中，加法器按输入到输出的方向依次称为第一至第五加 法器，移位寄存器按输入到输出的方向依次称为第一至第三移位寄存器。B路
的输入同时连接至第一、第三、第四加法器；A路上，在切换开关与第一移位 寄存器之间设置有第一加法器，第一、第二移位寄存器之间设置有第三加法器， 第二、第三移位寄存器之间设置有第四加法器，第一加法器的输出与第一移位 寄存器的输出连接至第二加法器，第二加法器的输出与第三移位寄存器的输出
连接至第五加法器；第三移位寄存器的输出还连至第一加法器。
A路上的切换开关在原始数据输入端与第三移位寄存器的输出端之间切 换，B路上的切换开关在原始数据输入端与接地端之间切换。
当有输入数据时，切换开关分别闭合至A路和B路的原始数据输入端，原 始输入数据A经过闭合的切换开关与原始输入数据B、第三移位寄存器的输出 在第一加法器中做运算，运算结果存储于第一移位寄存器中，同时运算结果输 入第二加法器；第一移位寄存器的输出与原始输入数据B在第三加法器中做运 算，运算结果存储于第二移位寄存器中；第一移位寄存器的输出输入到第二加
法器，与第一加法器的输出在第二加法器中做运算，运算结果输出至第五加法
器；第二移位寄存器的输出输入到第四加法器，与原始输入数据B在第四加法
器中做运算，运算结果存储于第三移位寄存器；第三移位寄存器的输出与第二 加法器的输出在第五加法器中做运算，运算结果作为校验位比特序列输出；第 三移位寄存器的输出反馈输入第一加法器。
当所有数据输入完毕并完成编码后，A路和B路的切换开关切换至另 一端， A路的切换开关与第三移位寄存器的输出相连，B路的切换开关与接地端相连。 此时，第三移位寄存器的输出作为尾比特输出，同时经过相连的切换开关反馈 输入到第一加法器。分量码编码器通过接收三个尾比特，并进行上述相同的处 理过程来清空三个寄存器，从而完成网格图归零结尾操作。在归零结尾的操作 过程中，所输出的校验位比特为尾比特的校验位比特。
实施例四
本实施例中，所使用的分量码、组成器件与实施例三均相同，如图5b所示， 不同的是A路上的切换开关与第一加法器的位置和实施例三不同，原始输入
数据A先进入第一加法器，第一加法器的输出再经过闭合的切换开关输入到第
一移位寄存器和第二加法器；并且，A路上的切换开关也设置有接地端，在切
换开关切换时接地。
A路上的切换开关在第一加法器的输出端与接地端之间切换，B路上的切 换开关在原始数据输入端与接地端之间切换。
实施例五
本实施例中，所使用的分量码为(13,11)，该分量码的反馈多项式以八进 制数表示为13，前馈多项式以八进制数表示为11。
如图6a所示，本实施例的分量码编码器包括三个移位寄存器、五个加法器、 一对切换开关，该分量码编码器具有A和B两路输入，在两路的输入端分别设 置有一个切换开关。其中，加法器按输入到输出的方向依次称为第一至第五加 法器，移位寄存器按输入到输出的方向依次称为第一至第三移位寄存器。B路 的输入同时连接至第一、第二、第四加法器；A路上，在切换开关与第一移位 寄存器之间设置有第一加法器，第一、第二移位寄存器之间设置有第二加法器， 第二、第三移位寄存器之间设置有第四加法器，第一加法器的输出与第三移位 寄存器的输出连接至第五加法器，第二移位寄存器和第三移位寄存器的输出连 接至第三加法器；第三加法器的输出连至第一加法器。
A路上的切换开关在原始数据输入端与第三加法器的输出端之间切换，B 路上的切换开关在原始数据输入端与接地端之间切换。
当有输入数据时，切换开关分别闭合至A路和B路的原始数据输入端，原 始输入数据A经过闭合的切换开关与原始输入数据B、第三加法器的输出在第 一加法器中做运算，运算结果存储于第一移位寄存器中，同时运算结果输入第 五加法器；第一移位寄存器的输出与原始输入数据B在第二加法器中做运算， 运算结果存储于第二移位寄存器中；第二移位寄存器的输出输入到第四加法器， 与原始输入数据B在第四加法器中做运算，运算结果存储于第三移位寄存器；
第二移位寄存器的输出还输入到第三加法器，与第三移位寄存器的输出在第三
加法器中做运算，运算结果输出至第一加法器；第三移位寄存器的输出与第一 加法器的输出在第五加法器中做运算，运算结果作为校验位比特序列输出。
当所有数据输入完毕并完成编码后，A路和B路的切换开关切换至另一端，
A路的切换开关与第三加法器的输出相连，B路的切换开关与接地端相连。此
时，第三移位寄存器的输出作为尾比特输出，同时经过相连的切换开关反馈输 入到第一加法器。分量码编码器通过接收三个尾比特，并进行上述相同的处理 过程来清空三个寄存器，从而完成网格图归零结尾操作。在归零结尾的操作过 程中，所输出的校验位比特为尾比特的校验位比特。
实施例六
本实施例中，所使用的分量码、组成器件与实施例五均相同，如图6b所示， 不同的是A路上的切换开关与第一加法器的位置和实施例五不同，原始输入 数据A先进入第一加法器，第一加法器的输出再经过闭合的切换开关输入到第 一移位寄存器和第五加法器；并且，A路上的切换开关也设置有接地端，在切 换开关切换时接地。
A路上的切换开关在第一加法器的输出端与接地端之间切换，B路上的切 换开关在原始数据输入端与接地端之间切换。
实施例七
本实施例中，所使用的分量码为(13,15),该分量码的反馈多项式以八进 制数表示为13,前馈多项式以八进制数表示为15。该分量码与3GPP Turbo码 的分量码结构有些相似。本发明的不同之处是分量码为Duo-binaiy的编码方 式，采用的是双输入的结构；使用双层交织器结构。
如图7a所示，本实施例的分量码编码器包括三个移位寄存器、六个加法器、 一对切换开关，该分量码编码器具有A和B两路输入，在两路的输入端分别设 置有一个切换开关。其中，加法器按输入到输出的方向依次称为第一至第六加 法器，移位寄存器按输入到输出的方向依次称为第一至第三移位寄存器。B路 的输入同时连接至第一、第三、第五加法器；A路上，在切换开关与第一移位寄存器之间设置有第一加法器，第一、第二移位寄存器之间设置有第三加法器, 第二、第三移位寄存器之间设置有第五加法器，第一加法器的输出与第一移位 寄存器的输出连接至第二加法器，第二加法器的输出与第三移位寄存器的输出
连接至第六加法器；第二移位寄存器和第三移位寄存器的输出连接至第四加法 器；第四加法器的输出连至第一加法器。
A路上的切换开关在原始数据输入端与第四加法器的输出端之间切换，B 路上的切换开关在原始数据输入端与接地端之间切换。
当有输入数据时，切换开关分别闭合至A路和B路的原始数据输入端，原 始输入数据A经过闭合的切换开关与原始输入数据B、第四加法器的输出在第 一加法器中做运算，运算结果存储于第一移位寄存器中，同时运算结果输入第 二加法器；第一移位寄存器的输出与原始输入数据B在第三加法器中做运算， 运算结果存储于第二移位寄存器中；第一移位寄存器的输出输入到第二加法器， 与第一加法器的输出在第二加法器中做运算，运算结果输出至第六加法器；第 二移位寄存器的输出输入到第五加法器，与原始输入数据B在第五加法器中做 运算，运算结果存储于第三移位寄存器；第二移位寄存器的输出输入到第四加 法器，与第三移位寄存器的输出在第四加法器中做运算，运算结果送至第一加 法器；第三移位寄存器的输出与第二加法器的输出在第六加法器中做运算，运 算结果作为校验位比特序列输出。
当所有数据输入完毕并完成编码后,A路和B路的切换开关切换至另 一端,
A路的切换开关与第四加法器的输出相连，B路的切换开关与接地端相连。此
时，第四加法器的输出作为尾比特输出，同时经过相连的切换开关反馈输入到 第一加法器。分量码编码器通过接收三个尾比特，并进行上述相同的处理过程 来清空三个寄存器，从而完成网格图归零结尾操作。在归零结尾的操作过程中， 所输出的校验位比特为尾比特的校验位比特。
实施例八
本实施例中，所使用的分量码、组成器件与实施例七均相同，如图7b所示，
不同的是A路上的切换开关与第一加法器的位置和实施例七不同，原始输入 数据A先进入第一加法器，第一加法器的输出再经过闭合的切换开关输入到第 一移位寄存器和第二加法器；并且，A路上的切换开关也设置有接地端，在切 换开关切换时接地。
A路上的切换开关在第一加法器的输出端与接地端之间切换，B路上的切 换开关在原始数据输入端与接地端之间切换。
实施例九
本实施例中，所使用的分量码为(13,17),该分量码的反馈多项式以八进 制数表示为13,前馈多项式以八进制数表示为17。
如图8a所示，本实施例的分量码编码器包括三个移位寄存器、七个加法器、 一对切换开关，该分量码编码器具有A和B两路输入，在两路的输入端分别设 置有一个切换开关。其中，加法器按输入到输出的方向依次称为第一至第七加 法器，在同一节点的两个加法器，上方的为序号在前的加法器，移位寄存器按 输入到输出的方向依次称为第一至第三移位寄存器。B路的输入同时连接至第 一、第三、第六加法器；A路上，在切换开关与第一移位寄存器之间设置有第 一加法器，第一、第二移位寄存器之间设置有第三加法器，第二、第三移位寄 存器之间设置有第六加法器，第一加法器的输出与第一移位寄存器的输出连接 至第二加法器，第二加法器的输出与第二移位寄存器的输出连接至第四加法器； 第四加法器的输出与第三移位寄存器的输出连接至第七加法器；第二移位寄存 器和第三移位寄存器的输出连接至第五加法器；第五加法器的输出连至第一加 法器。
A路上的切换开关在原始数据输入端与第五加法器的输出端之间切换，B 路上的切换开关在原始数据输入端与接地端之间切换。
当有输入数据时，切换开关分别闭合至A路和B路的原始数据输入端，原 始输入数据A经过闭合的切换开关与原始输入数据B、第五加法器的输出在第 一加法器中做运算，运算结果存储于第一移位寄存器中，同时运算结果输入第 二加法器；第一移位寄存器的输出与原始输入数据B在第三加法器中做运算， 运算结果存储于第二移位寄存器中；第一移位寄存器的输出输入到第二加法器， 与第一加法器的输出在第二加法器中做运算，运算结果输出至第四加法器；第 二移位寄存器的输出输入到第六加法器，与原始输入数据B在第六加法器中做 运算，运算结果存储于第三移位寄存器；第二移位寄存器的输出输入到第五加 法器，与第三移位寄存器的输出在第五加法器中做运算，运算结果送至第一加 法器；第二移位寄存器的输出还输入到第四加法器，与第二加法器的输出在第 四加法器中做运算，运算结果送至第七加法器；第三移位寄存器的输出与第四 加法器的输出在第七加法器中做运算，运算结果作为校验位比特序列输出。
当所有数据输入完毕并完成编码后，A路和B路的切换开关切换至另 一端， A路的切换开关与第五加法器的输出相连，B路的切换开关与接地端相连。此 时，第五加法器的输出作为尾比特输出，同时经过相连的切换开关反馈输入到 第一加法器。分量码编码器通过接收三个尾比特，并进行上述相同的处理过程 来清空三个寄存器，从而完成网格图归零结尾操作。在归零结尾的操作过程中， 所输出的校验位比特为尾比特的校验位比特。
实施例十
本实施例中，所使用的分量码、组成器件与实施例九均相同，如图8b所示， 不同的是A路上的切换开关与第一加法器的位置和实施例九不同，原始输入 数据A先进入第一加法器，第一加法器的输出再经过闭合的切换开关输入到第 一移位寄存器和第二加法器；并且，A路上的切换开关也设置有接地端，在切 换开关切换时接地。
A路上的切换开关在第一加法器的输出端与接地端之间切换，B路上的切 换开关在原始数据输入端与接地端之间切换。
实施例十一
本实施例中，所使用的分量码为(15,11),该分量码的反馈多项式以八进 制数表示为15，前馈多项式以八进制数表示)为11。
如图9a所示，本实施例的分量码编码器包括三个移位寄存器、五个加法器、 一对切换开关，该分量码编码器具有A和B两路输入，在两路的输入端分别设 置有一个切换开关。其中，加法器按输入到输出的方向依次称为第一至第五加 法器，移位寄存器按输入到输出的方向依次称为第一至第三移位寄存器。B路 的输入同时连接至第一、第三、第四加法器；A路上，在切换开关与第一移位 寄存器之间设置有第一加法器，第一、第二移位寄存器之间设置有第三加法器， 第二、第三移位寄存器之间设置有第四加法器，第一加法器的输出与第三移位 寄存器的输出连接至第五加法器；第一移位寄存器和第三移位寄存器的输出连 接至第二加法器；第二加法器的输出连至第一加法器。
A路上的切换开关在原始数据输入端与第二加法器的输出端之间切换，B 路上的切换开关在原始数据输入端与接地端之间切换。
当有输入数据时，切换开关分别闭合至A路和B路的原始数据输入端，原 始输入数据A经过闭合的切换开关与原始输入数据B、第二加法器的输出在第 一加法器中做运算，运算结果存储于第一移位寄存器中，同时运算结果输入第 五加法器；第一移位寄存器的输出与原始输入数据B在第三加法器中做运算， 运算结果存储于第二移位寄存器中；第一移位寄存器的输出输入到第二加法器， 与第三移位寄存器的输出在第二加法器中做运算，运算结果输出至第一加法器； 第二移位寄存器的输出输入到第四加法器，与原始输入数据B在第四加法器中 做运算，运算结果存储于第三移位寄存器；第三移位寄存器的输出与第一加法 器的输出在第五加法器中做运算，运算结果作为校验位比特序列输出。
当所有数据输入完毕并完成编码后,A路和B路的切换开关切换至另 一端， A路的切换开关与第二加法器的输出相连，B路的切换开关与接地端相连。此 时，第二加法器的输出作为尾比特输出，同时经过相连的切换开关反馈输入到 第一加法器。分量码编码器通过接收三个尾比特，并进行上述相同的处理过程 来清空三个寄存器，从而完成网格图归零结尾操作。在归零结尾的搡作过程中， 所输出的校验位比特为尾比特的校验位比特。 实施例十二
本实施例中，所使用的分量码、组成器件与实施例十一均相同，如图％
所示，不同的是A路上的切换开关与第一加法器的位置和实施例十一不同， 原始输入数据A先进入第一加法器，第一加法器的输出再经过闭合的切换开关 输入到第一移位寄存器和第五加法器；并且，A路上的切换开关也设置有接地 端，在切换开关切换时接地。
A路上的切换开关在第一加法器的输出端与接地端之间切换，B路上的切 换开关在原始数据输入端与接地端之间切换。
实施例十三
本实施例中，所使用的分量码为(15,13)，该分量码的反馈多项式以八进 制数表示为15，前馈多项式以八进制数表示为13。
如图10a所示，本实施例的分量码编码器包括三个移位寄存器、六个加法 器、 一对切换开关，该分量码编码器具有A和B两路输入，在两路的输入端分 别设置有一个切换开关。其中，加法器按输入到输出的方向依次称为第一至第 六加法器，移位寄存器按输入到输出的方向依次称为第一至第三移位寄存器。 B路的输入同时连接至第一、第三、第五加法器；A路上，在切换开关与第一 移位寄存器之间设置有第一加法器，第一、第二移位寄存器之间设置有第三加 法器，第二、第三移位寄存器之间设置有第五加法器，第一加法器的输出与第 二移位寄存器的输出连接至第四加法器；第四加法器的输出和第三移位寄存器 的输出连接至第六加法器；第一移位寄存器和第三移位寄存器的输出连接至第 二加法器；第二加法器的输出连至第一加法器。
A路上的切换开关在原始数据输入端与第二加法器的输出端之间切换，B 路上的切换开关在原始数据输入端与接地端之间切换。
当有输入数据时，切换开关分别闭合至A路和B路的原始数据输入端，原 始输入数据A经过闭合的切换开关与原始输入数据B、第二加法器的输出在第 一加法器中做运算，运算结果存储于第一移位寄存器中，同时运算结果输入第
四加法器；第一移位寄存器的输出与原始输入数据B在第三加法器中做运算，
运算结果存储于第二移位寄存器中；第一移位寄存器的输出输入到第二加法器, 与第三移位寄存器的输出在第二加法器中做运算，运算结果输出至第一加法器; 第二移位寄存器的输出输入到第五加法器，与原始输入数据B在第五加法器中
做运算，运算结果存储于第三移位寄存器；第二移位寄存器的输出与第一加法 器的输出在第四加法器做运算，运算结果输出至第六加法器；第三移位寄存器 的输出与第四加法器的输出在第六加法器中做运算，运算结果作为校验位比特 序列输出。
当所有数据输入完毕并完成编码后，A路和B路的切换开关切换至另 一端， A路的切换开关与第二加法器的输出相连，B路的切换开关与接地端相连。此 时，第二加法器的输出作为尾比特输出，同时经过相连的切换开关反馈输入到 第一加法器。分量码编码器通过接收三个尾比特，并进行上述相同的处理过程 来清空三个寄存器，从而完成网格图归零结尾搡作。在归零结尾的操作过程中， 所输出的校验位比特为尾比特的校验位比特。
实施例十四
本实施例中，所使用的分量码、组成器件与实施例十三均相同，如图10b 所示，不同的是A路上的切换开关与第一加法器的位置和实施例十三不同， 原始输入数据A先进入第一加法器，第一加法器的输出再经过闭合的切换开关 输入到第一移位寄存器和第四加法器；并且，A路上的切换开关也设置有接地 端，在切换开关切换时接地。
A路上的切换开关在第一加法器的输出端与接地端之间切换，B路上的切 换开关在原始数据输入端与接地端之间切换。
实施例十五
本实施例中，所使用的分量码为(15,17)，该分量码的反馈多项式以八进 制数表示为15,前馈多项式以八进制数表示为17。
如图lla所示，本实施例的分量码编码器包括三个移位寄存器、七个加法
器、 一对切换开关，该分量码编码器具有A和B两路输入，在两路的输入端分 别设置有一个切换开关。其中，加法器按输入到输出的方向依次称为第一至第 七加法器，在同一节点的两个加法器，上方的为序号在前的加法器，移位寄存 器按输入到输出的方向依次称为第一至第三移位寄存器。B路的输入同时连接
至第一、第四、第六加法器；A路上，在切换开关与第一移位寄存器之间设置 有第一加法器，第一、第二移位寄存器之间设置有第四加法器，第二、第三移 位寄存器之间设置有第六加法器，第一加法器的输出与第一移位寄存器的输出 连接至第二加法器，第二加法器的输出与第二移位寄存器的输出连接至第五加 法器；第五加法器的输出与第三移位寄存器的输出连接至第七加法器；第一移 位寄存器和第三移位寄存器的输出连接至第三加法器；第三加法器的输出连至
第一加法器。
A路上的切换开关在原始数据输入端与第三加法器的输出端之间切换，B 路上的切换开关在原始数据输入端与接地端之间切换。
当有输入数据时，切换开关分别闭合至A路和B路的原始数据输入端，原 始输入数据A经过闭合的切换开关与原始输入数据B、第三加法器的输出在第 一加法器中做运算，运算结果存储于第一移位寄存器中，同时运算结果输入第 二加法器；第一移位寄存器的输出与原始输入数据B在第四加法器中做运算， 运算结果存储于第二移位寄存器中；第一移位寄存器的输出输入到第二加法器， 与第一加法器的输出在第二加法器中做运算，运算结果输出至第五加法器；第 二移位寄存器的输出输入到第六加法器，与原始输入数据B在第六加法器中做
运算，运算结果存储于第三移位寄存器；第一移位寄存器的输出输入到第三加 法器，与第三移位寄存器的输出在第三加法器中做运算，运算结果送至第一加 法器；第三移位寄存器的输出与第五加法器的输出在第七加法器中做运算，运 算结果作为校验位比特序列输出。
当所有数据输入完毕并完成编码后，A路和B路的切换开关切换至另 一端， A路的切换开关与第三加法器的输出相连，B路的切换开关与接地端相连。此 时，第三加法器的输出作为尾比特输出，同时经过相连的切换开关反馈输入到
第一加法器。分量码编码器通过接收三个尾比特，并进行上述相同的处理过程 来清空三个寄存器，从而完成网格图归零结尾操作。在归零结尾的操作过程中， 所输出的校验位比特为尾比特的校验位比特。
实施例十六
本实施例中，所使用的分量码、组成器件与实施例十五均相同，如图lib 所示，不同的是A路上的切换开关与第一加法器的位置和实施例十五不同， 原始输入数据A先进入第一加法器，第一加法器的输出再经过闭合的切换开关 输入到第一移位寄存器和第二加法器；并且，A路上的切换开关也设置有接地 端，在切换开关切换时接地。
A路上的切换开关在第一加法器的输出端与接地端之间切换，B路上的切 换开关在原始数据输入端与接地端之间切换。
上述每种分量码的生成多项式使用了一个前馈多项式，实际应用中，也可 以同时使用上述的两个或两个以上不同的前馈多项式，形成其它新的分量码， 这样能提供更多的校验位输出，以获得更好的性能。本发明还选用以下9种新 的分量码
① 分量码为(11,13,15)
该分量码的反馈多项式以八进制数表示为11，前馈多项式以八进制数表示 为13和15。
② 分量码为(13,11,15)
该分量码的反馈多项式以八进制数表示为13，前馈多项式以八进制数表示 为11和15。
③ 分量码为(13,11,17)
该分量码的反馈多项式以八进制数表示为13，前馈多项式以八进制数表示 为11和17。
④ 分量码为(13,15,17)
该分量码的反馈多项式以八进制数表示为13，前馈多项式以八进制数表示
为15和17。
⑤ 分量码为(13， 11， 15， 17)
该分量码的反馈多项式以八进制数表示为13，前馈多项式以八进制数表示 为11、 15和17。
⑥ 分量码为(15,11,13)
该分量码的反馈多项式以八进制数表示为15，前馈多项式以八进制数表示 为11和13。
⑦ 分量码为(15， 11， 17)
该分量码的反馈多项式以八进制数表示为15,前馈多项式以八进制数表示 为11和17。
⑧ 分量码为(15,13,17)
该分量码的反馈多项式以八进制数表示为15,前馈多项式以八进制数表示 为13和17。
⑨ 分量码为(15,11,13,17)
该分量码的反馈多项式以八进制数表示为15,前馈多项式以八进制数表示 为11、 13和17。
这9种分量码都具有2个或2个以上的校验位输出端，能提供更好的性能 和更丰富的编码速率选择。这9种分量码同时使用多个图4至图11中8种分量 码的前馈多项式。因此，在这9种分量码的编码结构中，所有的前馈多项式都 与图4至图11中的8种分量码的前馈多项式是完全相同的；并且，这9种分量 码中的每种分量码编码器也分别具有图4至图11的a和b两种方案。
在上述分量码编码器中，本发明都使用尾比特对双二进制编码方式进行网 格图归零结尾方法(tail bits termination),如图4至图11所示的8种较佳分量 码编码器的网格图归零结尾方法，以虛线表示。
在图4至图11给出的实现方案a中，当数据块全部输入完毕后，分量码编 码器使用一对切换开关，断开与原始数据输入端的连接，而与另外两端进行连 接，即A路输入端连接到尾比特的反馈输入，B路输入端连接到接地端， 行置零。这样分量码编码器接收三个尾比特的反馈，完成网格图归零结尾操作, 同时输出三个尾比特和三个对应于尾比特的校验位比特。
在图4至图11的实现方案b中，当数据块全部输入完毕后，分量码编码器 使用一对切换开关，断开与数据输入端的连接，并将这一对切换开关连接到接 地端。此时，分量码编码器不需要接收尾比特的反馈，就可以完成网格图归零 结尾操作，同时输出三个尾比特和三个对应于尾比特的校验位比特。
本发明所釆用的17种分量码都可以釆用上述实现方案a和b的两种网格图
归零结尾方法。
本发明的双层结构的交织器33，进一步包括外层交织单元和内层交织单 元，分别对原始数据块进行外层交织和内层交织。与WiMAXCTC码交织器不 同的是，本发明使用的交织器基于二次置换多项式(QPP)，外层交织釆用公式 (1):
<formula>formula see original document page 35</formula> ( 1 )
内层交织釆用这样的处理根据i的取值进行内层交织处理，当imod2 = 0 时，将原始数据输入的两路(Ai,Bi)交换位置，变为(Bi，Ai),放在经过外层 交织后的第j个成对位置。
其中，i=0，…，N-1， i为原始数据块成对位置序号；j=0，…，N-1， j为数据 块经过外层交织和内层交织后的成对位置序号；N为数据块的成对数目；ft和 f2为二次置换多项式的系数，可通过计算机搜索、优化得到。
在本发明的双层交织结构中，经过交织后的数据块的第j个成对的比特取 自原始数据块的第i个成对的比特。其中，外层交织为对间交织(inter-couple interleaving),原始数据块按成对方式使用二次置换多项式(QPP )进行交织， 保持成对的比特(A, B)相对位置不变。内层交织为对内置换(intm-couple permutation),当原始数据块的成对位置序号是偶数时，成对的比特(A， B) 进行互换，而奇数位置上的成对的比特(A, B)相对位置固定不变。
与3GPPTurbo码和WiMAXTurbo码相比，本发明的性能更好，且编码复 杂度和译码复杂度比较小。以下通过三个仿真实例来说明本发明的性能效果，
并与3GPPTurbo码和WiMAXTurbo码进行性能对比。
第一个例子中，原始数据块大小为1920比特；码率R为1/2 (不统计尾比 特及其检验位比特)；釆用BPSK调制；译码算法使用Max-Log-MAP算法，迭 代次数为8次；信道模型为AWGN信道；QPP多项式系数f,和&参考LTE的 QPP交织器系数。本例中，使用实施例一至十六所述的八种分量码编码器，其 生成多项式以八进制数表示分别为(11,13)、 (11,15)、 (13,11)、 (13,15)、 (13, 17)、 (15, 11)、 (15， 13)、 (15,17)。另外，还给出了在相同的假设条件下，3GPP Rel.6 Turbo码、LTE Turbo码和WiMAX Turbo码的性能，其中，需要对3GPP Rel.6 Turbo码和LTE Turbo码进行打孔(puncturing)来实现码率1/2。打孔方 式为[11; 10; 0 1]均匀的、对称的打孔。
图12中横坐标为信噪比(Eb/No)，以dB为单位，纵坐标为误块率(BLER)， 11条曲线1201、 1202、 1203、 1204、 1205、 1206、 1207、 1208、 1209、 1210、 1211依次给出了使用分量码(11， 13)、 ( 11, 15)、 ( 13, 11 )、 ( 13, 15)、 ( 13, 17)、 (15,11)、 (15,13)、 (15,17)的Turbo码性能曲线、以及3GPP Rel.6 Turbo码、 LTE Turbo码和WiMAX Turbo码的性能曲线。
从图12中可以看出，本发明的Turbo编码装置及方法与3GPP Rel.6 Turbo 码、LTETurbo码和WiMAXTurbo码相比， 一般都具有更好性能。此外，WiMAX Turbo码的明显缺点是编码和译码复杂度都比较大，而本发明的编码和译码复 杂度都相对较小。
第二个例子与第三个例子分别是在原始数据块大小为96比特、原始数据块 大小约为4800比特的情况下进行仿真，其它假设条件与第一个例子相同。结果 表明，本发明的Turbo码编码装置及方法的性能，优于现有技术中的3GPPRel.6 Turbo码、LTE Turbo码和WiMAX Turbo码。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
权利要求
1、一种Turbo码编码装置，其特征在于，该装置包括第一分量码编码器、第二分量码编码器和交织器；其中，第一分量码编码器，接收成对输入的原始数据A、B，进行编码后输出校验位比特序列Y1和尾比特序列Z1；交织器，接收成对输入的原始数据A、B，对所接收的数据进行外层和内层交织处理，再将交织处理后的数据成对输出至第二分量码编码器；第二分量码编码器，接收经过交织处理的数据，进行编码后输出校验位比特序列Y2和尾比特序列Z2；所述成对输入的原始数据A、B作为系统位成对输出。
2、 根据权利要求l所述的Turbo码编码装置，其特征在于，所述第一分量 码编码器与第二分量码编码器使用相同的分量码编码结构；所使用的分量码的编码结构包括一个反馈多项式和一个或一个以上前馈多 项式，所述一个以上前馈多项式为不同的前馈多项式。
3、 根据权利要求2所述的Turbo码编码装置，其特征在于， 当所述分量码编码使用一个前馈多项式和一个反馈多项式时，所使用的分量码为(11,13)、 (11,15)、 (13,11)、 (13,15)、 (13,17)、 (15,11)、 (15,13)、 (15， 17)中任意一种；当所述分量码编码使用两个前馈多项式和一个反馈多项式时，所使用的分 量码为(11， 13, 15)、 ( 13， 11， 15)、 ( 13, 11， 17)、 ( 13， 15, 17)、 ( 15， 11， 13)、 ( 15, 11, 17)、 (15， 13, 17)中任意一种；当所述分量码编码使用三个前馈多项式和一个反馈多项式时，所使用的分 量码为(13,11,15,17)、 (15,11,13,17)中任意一种；其中，每个括号中的第一个参数为以八进制数表示的分量码的反馈多项式， 其余参数均为以八进制数表示的分量码的前馈多项式。
4、 根据权利要求2所述的Turbo码编码装置，其特征在于，每个分量码编码器包括三个移位寄存器、五个或五个以上加法器以及一对切换开关；所述每个分量码编码器设置有两路输入，所述一对切换开关分别设置于一路输入上；所述三个移位寄存器在一路上沿输入向输出方向依次排列。
5、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分量 码编码器使用的分量码为(11,13);所述每个分量码编码器包括三个移位寄存器、五个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第二、第四加法器；A路上，在切换开关与第一移位寄存 器之间设置有第一加法器，第一、第二移位寄存器之间设置有第二加法器，第 二、第三移位寄存器之间设置有第四加法器，第一加法器的输出与第二移位寄 存器的输出连接至第三加法器，第三加法器的输出与第三移位寄存器的输出连 接至第五加法器；第三移位寄存器的输出还连至第一加法器；A路上的切换开关在原始数据输入端与第三移位寄存器的输出端之间切 换，B路上的切换开关在原始数据输入端与接地端之间切换；当有输入数据时， A路和B路的切换开关闭合至原始数据输入端，当所有数据输入完毕并完成编 码后，切换开关切换至另一端。
6、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分量 码编码器使用的分量码为(11,13);所述每个分量码编码器包括三个移位寄存器、五个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第二、第四加法器；A路上，在原始数据输入端与切换开 关之间设置有第一加法器，切换开关连接于第一加法器和第一移位寄存器之间； 第一、第二移位寄存器之间设置有第二加法器，第二、第三移位寄存器之间设 置有第四加法器，第一加法器的输出与第二移位寄存器的输出连接至第三加法 器，第三加法器的输出与第三移位寄存器的输出连接至第五加法器；第三移位 寄存器的输出还连至第一加法器；A路和B路上的切换开关均在原始数据输入端与接地端之间切换；当有输入数据时，A路和B路的切换开关闭合至原始数据输入端，当所有数据输入完 毕并完成编码后，切换开关切换至接地端。
7、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分量 码编码器使用的分量码为(11， 15 );所述每个分量码编码器包括三个移位寄存器、五个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第三、第四加法器；A路上，在切换开关与第一移位寄存 器之间设置有第一加法器，第一、第二移位寄存器之间设置有第三加法器，第 二、第三移位寄存器之间设置有第四加法器，第一加法器的输出与第一移位寄 存器的输出连接至第二加法器，第二加法器的输出与第三移位寄存器的输出连 接至第五加法器；第三移位寄存器的输出还连至第一加法器；A路上的切换开关在原始数据输入端与第三移位寄存器的输出端之间切 换，B路上的切换开关在原始数据输入端与接地端之间切换；当有输入数据时， A路和B路的切换开关闭合至原始数据输入端，当所有数据输入完毕并完成编 码后，切换开关切换至另一端。
8、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分量 码编码器使用的分量码为(11,15);所述每个分量码编码器包括三个移位寄存器、五个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第三、第四加法器；A路上，在原始数据输入端与切换开 关之间设置有第一加法器，切换开关连接于第一加法器和第一移位寄存器之间， 第一、第二移位寄存器之间设置有第三加法器，第二、第三移位寄存器之间设 置有第四加法器，第一加法器的输出与第一移位寄存器的输出连接至第二加法 器，第二加法器的输出与第三移位寄存器的输出连接至第五加法器；第三移位 寄存器的输出还连至第一加法器；A路和B路上的切换开关均在原始数据输入端与接地端之间切换；当有输 入数据时，A路和B路的切换开关闭合至原始数据输入端，当所有数据输入完 毕并完成编码后，切换开关切换至接地端。
9、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分量 码编码器使用的分量码为(13， 11);所述每个分量码编码器包括三个移位寄存器、五个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第二、第四加法器；A路上，在切换开关与第一移位寄存 器之间设置有第一加法器，第一、第二移位寄存器之间设置有第二加法器，第 二、第三移位寄存器之间设置有第四加法器，第一加法器的输出与第三移位寄 存器的输出连接至第五加法器，第二移位寄存器和第三移位寄存器的输出连接 至第三加法器；第三加法器的输出连至第一加法器；A路上的切换开关在原始数据输入端与第三加法器的输出端之间切换，B 路上的切换开关在原始数据输入端与接地端之间切换；当有输入数据时，A路 和B路的切换开关闭合至原始数据输入端，当所有数据输入完毕并完成编码后， 切换开关切换至另一端。
10、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分 量码编码器使用的分量码为(13,11);所述每个分量码编码器包括三个移位寄存器、五个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第二、第四加法器；A路上，在原始数据输入端与切换开 关之间设置有第一加法器，切换开关连接于第一加法器和第一移位寄存器之间， 第一、第二移位寄存器之间设置有第二加法器，第二、第三移位寄存器之间设 置有第四加法器，第一加法器的输出与第三移位寄存器的输出连接至第五加法 器，第二移位寄存器和第三移位寄存器的输出连接至第三加法器；第三加法器 的输出连至第一加法器；A路和B路上的切换开关均在原始数据输入端与接地端之间切换；当有输 入数据时，A路和B路的切换开关闭合至原始数据输入端，当所有数据输入完 毕并完成编码后，切换开关切换至接地端。
11、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分 量码编码器使用的分量码为(13,15);所述每个分量码编码器包括三个移位寄存器、六个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第三、第五加法器；A路上，在切换开关与第一移位寄存 器之间设置有第一加法器，第一、第二移位寄存器之间设置有第三加法器，第 二、第三移位寄存器之间设置有第五加法器，第一加法器的输出与第一移位寄 存器的输出连接至第二加法器，第二加法器的输出与第三移位寄存器的输出连 接至第六加法器；第二移位寄存器和第三移位寄存器的输出连接至第四加法器； 第四加法器的输出连至第一加法器；A路上的切换开关在原始数据输入端与第四加法器的输出端之间切换，B 路上的切换开关在原始数据输入端与接地端之间切换；当有输入数据时，A路 和B路的切换开关闭合至原始数据输入端，当所有数据输入完毕并完成编码后， 切换开关切换至另一端。
12、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分 量码编码器使用的分量码为(13,15);所述每个分量码编码器包括三个移位寄存器、六个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第三、第五加法器；A路上，在原始数据输入端与切换开 关之间设置有第一加法器，切换开关连接于第一加法器和第一移位寄存器之间， 第一、第二移位寄存器之间设置有第三加法器，第二、第三移位寄存器之间设 置有第五加法器，第一加法器的输出与第一移位寄存器的输出连接至第二加法 器，第二加法器的输出与第三移位寄存器的输出连接至第六加法器；第二移位 寄存器和第三移位寄存器的输出连接至第四加法器；第四加法器的输出连至第一加法器；A路和B路上的切换开关均在原始数据输入端与接地端之间切换；当有输 入数据时，A路和B路的切换开关闭合至原始数据输入端，当所有数据输入完 毕并完成编码后，切换开关切换至接地端。
13、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分 量码编码器使用的分量码为(13,17);所述每个分量码编码器包括三个移位寄存器、七个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第三、第六加法器；A路上，在切换开关与第一移位寄存 器之间设置有第一加法器，第一、第二移位寄存器之间设置有第三加法器，第 二、第三移位寄存器之间设置有第六加法器，第一加法器的输出与第一移位寄 存器的输出连接至第二加法器，第二加法器的输出与第二移位寄存器的输出连 接至第四加法器；第四加法器的输出与第三移位寄存器的输出连接至第七加法 器；第二移位寄存器和第三移位寄存器的输出连接至第五加法器；第五加法器 的输出连至第一加法器；A路上的切换开关在原始数据输入端与第五加法器的输出端之间切换，B 路上的切换开关在原始数据输入端与接地端之间切换；当有输入数据时，A路 和B路的切换开关闭合至原始数据输入端，当所有数据输入完毕并完成编码后， 切换开关切换至另一端。
14、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分 量码编码器使用的分量码为(13,17);所述每个分量码编码器包括三个移位寄存器、七个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第三、第六加法器；A路上，在原始数据输入端与切换开 关之间设置有第一加法器，切换开关连接于第一加法器和第一移位寄存器之间， 第一、第二移位寄存器之间设置有第三加法器，第二、第三移位寄存器之间设置有第六加法器，第一加法器的输出与第一移位寄存器的输出连接至第二加法 器，第二加法器的输出与第二移位寄存器的输出连接至第四加法器；第四加法 器的输出与第三移位寄存器的输出连接至第七加法器；第二移位寄存器和第三 移位寄存器的输出连接至第五加法器；第五加法器的输出连至第一加法器； A路和B路上的切换开关均在原始数据输入端与接地端之间切换；当有输 入数据时，A路和B路的切换开关闭合至原始数据输入端，当所有数据输入完 毕并完成编码后，切换开关切换至接地端。
15、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分 量码编码器使用的分量码为(15,11);所述每个分量码编码器包括三个移位寄存器、五个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第三、第四加法器；A路上，在切换开关与第一移位寄存 器之间设置有第一加法器，第一、第二移位寄存器之间设置有第三加法器，第 二、第三移位寄存器之间设置有第四加法器，第一加法器的输出与第三移位寄 存器的输出连接至第五加法器；第一移位寄存器和第三移位寄存器的输出连接 至第二加法器；第二加法器的输出连至第一加法器；A路上的切换开关在原始数据输入端与第二加法器的输出端之间切换，B 路上的切换开关在原始数据输入端与接地端之间切换；当有输入数据时，A路 和B路的切换开关闭合至原始数据输入端，当所有数据输入完毕并完成编码后， 切换开关切换至另一端。
16、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分 量码编码器使用的分量码为(15,11);所述每个分量码编码器包括三个移位寄存器、五个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第三、第四加法器；A路上，在原始数据输入端与切换开 关之间设置有第一加法器，切换开关连接于第一加法器和第一移位寄存器之间， 第一、第二移位寄存器之间设置有第三加法器，第二、第三移位寄存器之间设 置有第四加法器，第一加法器的输出与第三移位寄存器的输出连接至第五加法 器；第一移位寄存器和第三移位寄存器的输出连接至第二加法器；第二加法器 的输出连至第一加法器；A路和B路上的切换开关均在原始数据输入端与接地端之间切换；当有输 入数据时，A路和B路的切换开关闭合至原始数据输入端，当所有数据输入完 毕并完成编码后，切换开关切换至接地端。
17、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分 量码编码器使用的分量码为(15,13);所述每个分量码编码器包括三个移位寄存器、六个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第三、第五加法器；A路上，在切换开关与第一移位寄存 器之间设置有第一加法器，第一、第二移位寄存器之间设置有第三加法器，第 二、第三移位寄存器之间设置有第五加法器，第一加法器的输出与第二移位寄 存器的输出连接至第四加法器；第四加法器的输出和第三移位寄存器的输出连 接至第六加法器；第一移位寄存器和第三移位寄存器的输出连接至第二加法器； 第二加法器的输出连至第一加法器；A路上的切换开关在原始数据输入端与第二加法器的输出端之间切换，B 路上的切换开关在原始数据输入端与接地端之间切换；当有输入数据时，A路 和B路的切换开关闭合至原始数据输入端，当所有数据输入完毕并完成编码后， 切换开关切换至另一端。
18、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分 量码编码器使用的分量码为(15,13);所述每个分量码编码器包括三个移位寄存器、六个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第三、第五加法器；A路上，在原始数据输入端与切换开 关之间设置有第一加法器，切换开关连接于第一加法器和第一移位寄存器之间， 第一、第二移位寄存器之间设置有第三加法器，第二、第三移位寄存器之间设 置有第五加法器，第一加法器的输出与第二移位寄存器的输出连接至第四加法 器；第四加法器的输出和第三移位寄存器的输出连接至第六加法器；第一移位 寄存器和第三移位寄存器的输出连接至第二加法器；第二加法器的输出连至第 一加法器；A路和B路上的切换开关均在原始数据输入端与接地端之间切换；当有输 入数据时，A路和B路的切换开关闭合至原始数据输入端，当所有数据输入完 毕并完成编码后，切换开关切换至接地端。
19、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分 量码编码器使用的分量码为(15,17);所述每个分量码编码器包括三个移位寄存器、七个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第四、第六加法器；A路上，在切换开关与第一移位寄存 器之间设置有第一加法器，第一、第二移位寄存器之间设置有第四加法器，第 二、第三移位寄存器之间设置有第六加法器，第一加法器的输出与第一移位寄 存器的输出连接至第二加法器，第二加法器的输出与第二移位寄存器的输出连 接至第五加法器；第五加法器的输出与第三移位寄存器的输出连接至第七加法 器；第一移位寄存器和第三移位寄存器的输出连接至第三加法器；第三加法器 的输出连至第一加法器；A路上的切换开关在原始数据输入端与第三加法器的输出端之间切换，B 路上的切换开关在原始数据输入端与接地端之间切换；当有输入数据时，A路 和B路的切换开关闭合至原始数据输入端，当所有数据输入完毕并完成编码后， 切换开关切换至另一端。
20、 根据权利要求4所述的Turbo码编码装置，其特征在于，所述每个分 量码编码器使用的分量码为(15,17);所述每个分量码编码器包括三个移位寄存器、七个加法器、 一对切换开关， 所述分量码编码器具有A和B两路输入，每路设置有一个切换开关；B路的输 入同时连接至第一、第四、第六加法器；A路上，在原始数据输入端与切换开 关之间设置有第一加法器，切换开关连接于第一加法器和第一移位寄存器之间， 第一、第二移位寄存器之间设置有第四加法器，第二、第三移位寄存器之间设 置有第六加法器，第一加法器的输出与第一移位寄存器的输出连接至第二加法 器，第二加法器的输出与第二移位寄存器的输出连接至第五加法器；第五加法 器的输出与第三移位寄存器的输出连接至第七加法器；第一移位寄存器和第三移位寄存器的输出连接至第三加法器；第三加法器的输出连至第一加法器；A路和B路上的切换开关均在原始数据输入端与接地端之间切换；当有输 入数据时，A路和B路的切换开关闭合至原始数据输入端，当所有数据输入完 毕并完成编码后，切换开关切换至接地端。
21、 根据权利要求1至20任一项所述的Turbo码编码装置，其特征在于， 所述交织器进一步包括外层交织单元和内层交织单元，分别对原始数据块进行 外层交织和内层交织。
22、 根据权利要求21所述的Turbo码编码装置，其特征在于，所述外层交 织单元，用于实现基于二次置换多项式的交织处理；所述内层交织单元，用于在原始数据块的偶数成对位置上，将成对的两路 数据比特进行位置交换。
23、 一种Turbo码编码方法，其特征在于，该方法包括 将原始数据分为并行的两组作为成对输入；对成对输入的两组原始数据比特流进行第一分量码编码，编码后输出相应的校验位比特序列Yl和尾比特序 列Z1;同时，对所述成对输入的两组原始数据比特流进行交织处理，再对交织 处理后的两组数据比特流进行第二分量码编码，编码后输出相应的校验位比特 序列Y2和尾比特序列Z2。
24、 根据权利要求23所述的Turbo码编码方法，其特征在于，所述校验位 比特序列Yl、 Y2中包含系统位比特的校验位比特和尾比特的校验位比特。
25、 根据权利要求23所述的Turbo码编码方法，其特征在于，第一分量码 编码后和第二分量码编码后分别输出三个尾比特及其对应的校验位比特。
26、 根据权利要求23所述的Turbo码编码方法，其特征在于，所述外层交 织处理基于二次置换多项式；所述内层交织处理为在原始数据块的偶数成对位 置上，将成对的两路数据比特进行位置交换。
27、 根据权利要求26所述的Turbo码编码方法，其特征在于，所述外层交 织处理使用的二次置换多项式为i= (f「j + f2.j2) mod N;所述内层交织处理为i值满足imod2-0时，将原始数据输入的第i个成 对的两路(Ai, Bj)交换位置，变为(Bi，Ai),放在经过外层交织后的第j个成 对位置；其中，i为原始数据块成对位置序号，j为数据块经过外层交织和内层交织 后的成对位置序号，N为数据块的成对数目，f,和f2为二次置换多项式系数。
28、 根据权利要求23至26任一项所述的Turbo码编码方法，其特征在于， 每个分量码编码使用 一个或 一个以上前馈多项式和一个反馈多项式，所述一个 以上前馈多项式为不同的前馈多项式。
29、 根据权利要求28所述的Turbo码编码方法，其特征在于，当所述分量码编码使用 一个前馈多项式和一个反馈多项式时，所使用的分 量码为(11,13)、 (11， 15)、 (13,11)、 (13， 15)、 (13,17)、 (15,11)、 (15,13)、 (15， 17)中任意一种；当所述分量码编码使用两个前馈多项式和一个反馈多项式时，所使用的分 量码为(11,13,15)、 (13,11,15)、 (13,11,17)、 (13,15,17)、 (15,11,13)、 (15， 11， 17)、 (15， 13， 17)中任意一种；当所述分量码编码使用三个前馈多项式和一个反馈多项式时，所使用的分 量码为(13,11,15,17)、 (15,11,13,17)中任意一种；其中，每个括号中的第一个参数为以八进制数表示的分量码的反馈多项式， 其余参数均为以八进制数表示的分量码的前馈多项式。
30、 一种Turbo码编码交织器，其特征在于，包括外层交织单元和内层交 织单元，分别对原始数据块进行外层交织和内层交织。
31、 根据权利要求30所述的Turbo码编码交织器，其特征在于，所述外层 交织单元，用于实现基于二次置换多项式的交织处理；所述内层交织单元，用于在原始数据块的偶数成对位置上，将成对的两路 数据比特进行位置交换。
全文摘要
本发明公开了一种Turbo码编码装置，包括第一分量码编码器，接收成对输入的原始数据A、B，进行编码后输出校验位比特序列Y1和尾比特序列Z1；交织器，接收成对输入的原始数据A、B，对所接收的数据进行外层和内层交织处理，再将交织处理后的数据成对输出至第二分量码编码器；第二分量码编码器，接收经过交织处理的数据，进行编码后输出校验位比特序列Y2和尾比特序列Z2；所述成对输入的原始数据A、B作为系统位成对输出。本发明还同时公开了一种Turbo码编码方法以及一种双层交织器，采用本发明能在降低编译码复杂度的同时，实现更好的编译码性能。
文档编号H03M13/29GK101350626SQ20071011935
公开日2009年1月21日 申请日期2007年7月20日 优先权日2007年7月20日
发明者孙韶辉, 王映民, 军 陈 申请人:大唐移动通信设备有限公司