专利名称：功率系统抑制方法及其装置和结构的制作方法
技术领域：
本发明一般地涉及电子学，更具体地，涉及形成半导体装置和结 构的方法。
背景技术：
过去，电子工业利用各种方法和装置来控制高值或大输入电压以 提供受控输出电压和电流。1995年12月19日授予Tisinger等人的美 国专利号5477175公开了这种装置的一个例子，称作离线自举启动电 路，此处将其引入作为参考。自举启动电路接收大输入电压并产生输 出电流，对电容器充电并引起输出电压。然而许多应用需要一系列电 流，可以控制来对电容器充电并形成输出电压。然而，使用多个自举 启动电路增加了制作成本和所得半导体产品以及使用该产品的应用的 复杂性。
因此，需要有能够接收具有高电压值的输入电压并从该输入电压 产生一系列电流的启动电路。
图l示意性示出根据本发明的高电压多输出电流装置的一个部分 的实施方案；
图2示出图l的根据本发明的高电压多输出电流装置的实施例的 一个部分的放大俯视图3示出图2的根据本发明的高电压多输出电流装置的一个部分 的放大剖视图4示意性示出利用图2的才艮据本发明的高电压多输出电流装置 的功率控制电路的一部分的实施方案；
图5图示出图4的根据本发明的功率控制电路的某些信号；以及
图6示意性示出利用图2的根据本发明的高电压多输出电流装置 的静电放电(ESD)保护电路的一部分的实施方案。
为了例示简单和清楚，图中的元件并不一定是成比例的，不同附 图中的类似参考号表示类似元件。另外，为了描述简单，省略了众所 周知的步骤的描述和细节。用于此处，载流电极指的是装置的承载通 过该装置的电流的元件，例如MOS晶体管的源极或漏极，或双极晶 体管的发射极和收集极，控制电极指的是装置的控制通过该装置的电 流的元件，例如MOS晶体管的栅极，或双极晶体管的基极。
具体实施例方式
图1示例性示出高电压多输出电流装置12的一部分的实施方案， 它能够由单个高电压输入引起多个独立受控输出电流。装置12包括高 电压多输出元件ll，优选地形成为包括JFET晶体管13、第一MOS 晶体管14，和第二MOS晶体管15。装置12还包括第一偏置电阻17 和第二偏置电阻18，用于分别向晶体管14和15的栅极提供偏置电流。 装置12接收高电压输入22处的高电压并分别响应施加到输入23和 24上的控制信号而分别在输出19和21处引起第一输出电流和第二输 出电流。
为了提供这一功能，晶体管13的漏极与输入22相连，源极与公 共节点16相连。晶体管14和15的漏极与晶体管13的源以及公共节 点16相连。晶体管14的栅极与输入23以及晶体管17的第一接线端 相连，源极与输出19相连。晶体管15具有与输入24以及晶体管18 的第一接线端相连的栅极以及与输出21相连的源极.晶体管17和18 的第二接线端与晶体管13的源极以及晶体管14和15的漏极相连。在
图3的描述中将更详细地解释晶体管13的栅极连接。在优选实施方案 中，晶体管14和15都是N沟道MOS晶体管，而晶体管13为N沟 道J-FET晶体管。在其它实施方案中，晶体管14和15可以是其它晶 体管结构，例如J-FET和双极晶体管。
当电压施加到输入22上时，由施加到控制输入23和24上的电 压控制输出19和21。晶体管14和15独立地启用和禁用，这样，每 个相应的输出19和21具有独立受控的输出电流。如果没有外部电压 施加到输入23或24上，例如输入23或24浮动，相应的电阻17或 18提供来自晶体管13的偏置电流以启用装置12和相应的晶体管以在 相应的输出19或21处引起输出电流。在实际运作的电路中，控制电 压通常施加到输入23和24上以控制输出电流的值。当施加到输入23 或24上的电压产生小于相应的晶体管的预置电压的栅-源电压时，该 晶体管通常被禁用。即使当晶体管14或15被禁用时，还是有电流流 经相应的晶体管17或18，这样，晶体管17和18被"^殳计用来确保偏 置电流非常小，以使装置12的功率耗散最小化。禁用晶体管14和15 就禁用了装置12。当施加到输入23上的电压产生大于晶体管14的阈 值电压的栅-源电压时，晶体管14被启用，电流流经晶体管13和14 到达输出19。类似地，当施加到输入24上的电压大于晶体管15的阈 值电压时，晶体管13和15被启用，电流流经晶体管13和15到达输 出21。正如以下所要见到的，装置12的新颖结构以及元件11有助于 由一个装置引起这两个不同的且独立受控的输出电流。装置12所提供 的输出电流的最大值通过调节晶体管14和15的沟道宽度来选择。
晶体管13、 14和15的击穿电压取决于应用和各种其它因素。在 用于环球线电压应用的一个实施方案中，晶体管13的漏极关于村底 76的击穿电压可以超过四百伏特(400V)，而晶体管14和15的源极 处可承受的电压可超过五十伏特(50V)。
图2示出在图1的描述中所解释的装置12的实施方案的一部分 的放大俯视困.图3示出示于图2中的装置12沿3-3线的放大剖视 图。这一描述参考了图2和图3。晶体管14和15—般地由图2中的
虚线标示。晶体管13、 14和15形成为半导体衬底76表面上的封闭几 何形状。通常这些封闭几何形状具有同心的中心，并具有一些重叠的 边缘。在优选实施方案中，封闭几何形状形成为具有不同同心半径的 圆形或圆形的弧。为了解释清楚，说明了优选实施方案，然而，本领 域技术人员将意识到，也可使用其它封闭形状——例如椭圆形、方形、 五边形、六边形等——代替圆形，并且晶体管13、 14和15可具有不 同的长度和宽度。
在优选实施方案中，晶体管13的封闭几何形状形成为半径递增 的同心圆。晶体管14和15的几何形状的第一部分形成为圆形，而第 二部分形成为圆形的弧，其半径大于晶体管13、 14和15的圆形部分 的半径。晶体管13包括漏极接触72和覆盖在接触72上的漏极电极 71。晶体管14还包括一对摻杂区域，形状为圆形的孤，形成一对源极 区域84，还包括栅极多晶硅88，形状为圆形的弧。晶体管15包括一 对掺杂区域，形状为圆形的弧，形成一对源极区域85，还包括栅极多 晶硅86，形状为圆形的弧。
在优选实施方案中，晶体管13的漏极接触72形成为衬底76表 面上的掺杂区域。接触72形状为具有第一半径和中心70的中空第一 圆形。圆形掺杂区域73形成在衬底76表面上，与接触72同心，具有 大于接触72的半径的第二半径。因为接触72的中空圆形形状，区域 73的第一圆形内部位于接触72下方(见图3)。区域73的第二圓形 部分从接触72的外围延伸到多晶硅88和86的内缘，形成晶体管13 的沟道。衬底76与区域73位于接触72之下的部分以及区域73的第 二部分之间的界面用作J-FET晶体管13的栅极。通常，村底76 (从 而晶体管13的栅极)与使用装置12的电路中最低的电势相连。区域 73位于多晶硅88和86的内弧下方的弧形成晶体管13的源极以及每 个晶体管14和15的漏极。这一第三圃形区域径向延伸到区域73的外 缘77。从而晶体管13的漏极和源极形成封闭几何形状，源极半径大 于漏极半径，此外， 一个掺杂区域用来形成晶体管13的源极和漏极以 及晶体管14和15的漏极。
晶体管14的源极区域84形成为两个掺杂区域，每一个的形状都 是圆形的弧，半径大于晶体管14的漏极的半径。通常，源极区域84 的内部位于多晶硅88的下方。源极接触83形成在源极区域84内 源 极区域84的两个掺杂区域由沿多晶硅88的外围形成的开孔114隔开。 多晶硅88的一部分延伸通过开孔114并形成凸出部(tab) 116，帮助 形成与多晶硅88的接触。电阻17形成为衬底76表面上的掺杂区域。 电阻17的一端在凸出部116的下方延伸——虚线所示——以在节点 16处形成与区域73的电接触。电阻17的第二端通过金属连接118与 凸出部116相连。类似地，晶体管15的源极区域85形成为两个掺杂 区域，每一个都是弧形，半径大于晶体管15的漏极的半径。通常，源 极区域85的内部位于多晶硅86的下方。源极接触80形成在源极区域 85内。源极区域85的两个掺杂区域由沿多晶硅86的外围形成的开孔 115隔开。多晶硅86的一部分延伸通过开孔115并形成凸出部117， 帮助形成与多晶硅86的接触。电阻18形成为衬底76表面上的掺杂区 域。电阻18的一端在凸出部117的下方延伸——虚线所示——以在节 点16处形成与区域73的电接触。电阻18的第二端通过金属连接119 与凸出部117相连。对每个晶体管14和15的源极使用两个掺杂区域 有助于每个晶体管与栅极电极的连接以及形成电阻17和18。
正如图2和3的说明中可见，由区域73形成的晶体管14和15 的圆形部分的内围合并到晶体管13的外围中以形成合并到晶体管14 和15的漏极中的晶体管13的源极。区域73的外围具有曲线轮廓，而 区域84和85的内围具有与区域73的周边形状相同的形状。另外，栅 极结构78和79具有与区域73的外围形状相同的轮廓。使用相同的轮 廓有助于为晶体管14和15形成控制良好的沟道。
在优选实施方案中，漏电极71形成为绝缘体64——例如场氧化 层——上和层间电介质102上的封闭圃形。由于漏极接触72具有中空 圃形结构，电极71与接触72重叠的部分延伸通过绝缘体64和电介质 102直到接触72,电极71还用作焊接点以形成与装置12的接触.接 触72中央部分的开孔部分有助于在不损伤装置12的情况下与电极71
的焊接。在其它实施方案中，接触72可以形成为区域73中的封闭圃 形。
参见图3，晶体管13、 14和15形成在衬底76的表面上。衬底 76表面的一部分进行摻杂以形成圆形区域73。区域73的一部分更重 掺杂以形成区域73内的同心中空圆形漏极接触72。源极区域85和源 极区域84形成为衬底76表面上的掺杂区域，并与区域73的圆周隔开。 源极接触83和80形成在相应的源极区域84和85中。
晶体管14的体区域75形成为衬底76表面上的掺杂区域，位于 多晶硅88下方。区域75的一部分延伸通过开孔114 (图2)以帮助形 成与区域75的接触。类似地，晶体管15的体区域74形成为衬底76 表面上的掺杂区域，位于多晶硅86下方。为了使附图清楚，通过开孔 114和115的延伸部分没有示出。区域74的一部分延伸通过开孔115 (图2)以帮助形成与区域74的接触。栅极结构78形成在衬底76上， 插入源极区域84和区域73之间，栅极区域79形成在衬底76上，插 入源极区域85和区域73之间。栅极结构78包括形成在衬底76上的 栅极绝缘体81、形成在绝缘体81上的栅极多晶硅88以及形成在多晶 硅88上的电介质102。类似地，栅极结构79包括形成在衬底76上的 栅极绝缘体82、形成在绝缘体81上的栅极多晶硅86、形成在多晶硅 86上的电介质102，以及形成在电介质102上的栅极电极87。通常， 结构78的一个边缘覆盖在源极区域84的一部分上，而另一边缘覆盖 在区域73的一部分上。类似地，结构79的一个边缘覆盖在源极区域 85的一部分上，而另一边缘覆盖在区域73的一部分上。优选地，衬 底76为P型材料，区域73、源极区域85和源极区域84为N型材料， 从而晶体管13形成为N沟道J-FET晶体管而晶体管14和15形成为 N沟道MOS晶体管。
本领域技术人员将意识到装置12的圃形的封闭几何图形也可以 是这样的区域73形成为椭圆形而区域84和85形成为弧形，或区域 73形成为方形而区域84和85形成为沿方形每一边的矩形，或区域73 形成为五边形而区域84和85形成为沿五边形某些边的矩形，或区域73形成为六边形而区域84和85形成为沿六边形某些边的矩形，等等。 图4示意性示出使用装置12的功率控制系统25的一部分的实施 方案。功率控制系统25使用装置12和启动控制电路34用于控制系统 25的高电压加电序列和抑制系统25的工作。系统25接收电压输入57 和电压回路(voltage return ) 58之间的输入电压。其它元件通常从外 部与电路34连接，以提供系统25所需要的功能。例如，储能电容49， 具有初级电感54、次级电感55和辅助电感60的变压器53,整流二极 管61，另一存储电容62,脉宽调制器(PWM)控制器51,功率晶体 管52，抑制晶体管35，以及负载63通常都是系统25的一部分。示出 电容49和62、变压器53、控制器51、晶体管52以及二极管61和30 只不过是为了帮助描述装置12和电路34的工作。本领域技术人员能 够理解在图4中未示出的元件和功能通常也包括在其中，形成完整的 功率控制系统。在多数实施方案中，电容49和62、变压器53、控制 器51、晶体管35以及二极管61和30不在形成装置12和电路34的 半导体单元片上。在某些实施方案中，控制器51和晶体管52可以是 形成装置12和电路34的半导体单元片的另一部分或不在单元片上。 在优选实施方案中，晶体管14具有比晶体管15更窄的沟道宽度，向 输出19提供比晶体管15提供给输出21更小的输出电流。在这一优选 实施方案中，晶体管15具有大约六百(600)微米的宽度，而晶体管 14具有大约一百(100)微米的宽度。本领域技术人员将意识到，取 决于所需的电流密度和晶体管设计规则，晶体管14和15可以具有大 约相等的宽度或各种其它宽度。
装置12和电路34用来提供初始电压，用于激励系统25中的电 路，从而系统25可以提供施加给与系统25相连的其它电5S——例如 控制器51——初始电压序列的平滑受控的启动.电路34具有第一输 出46和第二输出47，提供基本等于来自装置12的输出19的第一输 出电流和来自输出21的第二输出电流的两个受控电流.在优选实施方 案中，输出46和47连在一起以形成输出48以及电路34的相关受控 输出电流。在其它实施方案中，输出46和47可以分开，用于为不同
的电路功能提供电流。为了控制装置12的输出电流，装置34具有第 一电流控制回路，包括第一检测电阻26、第一检测晶体管28，以及包 括第一参考晶体管32和第一镜像晶体管33的第一电流镜31。电路34 的第二电流控制回路包括第二检测电阻27、第二检测晶体管29，以及 包括第二参考晶体管37和第二镜像晶体管38的第二电流镜36。第一 控制回路控制输出19处产生的第一输出电流。输出19处的电流流经 电阻26并在电阻26上产生相应的电压降。电阻26连接在晶体管28 的栅极和源极之间，形成晶体管28的栅-源电压，从而降落在电阻 26上的电压建立流经晶体管28的第一检测电流。电流镜31接收来自 晶体管28的第一检测电流，并作为响应控制施加到控制输入23上的 电压，从而控制晶体管14的栅极电压和第一输出电流的值。随着输出 19处的输出电流增大，第一检测电流相应增大，降低了晶体管28的 栅极电压并相应地降低了输入23上的控制电压，从而减小输出电流 值。因此，这一负反馈回路用于控制晶体管14中的电流。类似地，第 二控制环包括第二偏置电阻27，用于接收输出21处的第二输出电流， 并作为响应为晶体管29产生栅-源电压并产生流经晶体管29的第二 检测电流。晶体管29与第二电流镜36耦合，后者接收来自晶体管29 的第二检测电流，并作为响应控制施加到第二控制输入24上的控制电 压，从而控制晶体管15的栅极电压和第二输出电流的值。在某些实施 方案中可省略这两个电流控制回路。
电路34还包括工作电压探测器39和初始电压探测器40，用于对 装置12的工作进行排序。在启动周期期间，探测器39和40根据在输 出48处形成的电压的值控制晶体管14和15的工作。在某些实施方案 中，输出46和47可以是分开的，用于向不同的电路功能提供电流， 从而，探测器39和40可以与电路34或其它电路(见，例如图6)的 相同或不同输出相连。电压参考电路56在参考电路56的第一和第二 输出上提供两个参考电压。探测器39和40利用这两个参考电压来设 置探测电平用于探测初始电压值和所需工作电压值。控制器51具有启 用输入，由探测器39的输出控制，以保证控制器51不会驱动主级电
感54，直到达到所需工作电压。本领域技术人员将意识到，只要控制 回路控制电流，并且探测器根据输出46和47上的电压控制装置12， 那么就可以用很多种设计来实现电流控制电路以及探测器39和40 。
随着输入57和22处的电压从零开始并随时间增大，输出46和 47处的输出电压从零开始并增大超过初始电压值并达到所需的工作 电压值。所需的工作电压值通常选定为为其它位于电路34外部的电路 ——例如控制器51和负栽63——提供正常工作的值。初始电压值通 常远小于所需工作值，并且一般是能用来开动某些基本电路功能的电 压值的下限。例如，初始电压值可以是在输出电压达到所需工作值之 前某些基本的比较器和其它电路需要在这个值处工作的值。初始电压 值通常用于开动参考电路56和探测器39和40。为了提供这一初始电 压，输出48与电容49相连，来自输出46和47的电流对电容49充电 以在输出48上形成电路34的输出电压。电路34接收这一输出电压并 作为响应控制装置12的排序。初始电压选择为尽可能低，从而电容 49可以尽快充电至初始电压以减小启动系统25所需要的总时间。
只要输出电压小于初始电压值，探测器40就接收输出电压并作 为响应禁用晶体管15并启用装置12以提供来自晶体管14的电流。当 输出电压等于或大于初始电压值时，探测器40也启用晶体管15从而 装置12能够产生第一和第二输出电流。当输出电压等于或大于所需工 作电压时，探测器39接收输出48上的输出电压并作为响应禁用装置 12。在优选实施方案中，探测器39具有滞后以防止输出电压在所需工 作电压值附近略微变化时探测器39的开和关。由于滞后输入，当输出 电压下降到大约等于所需工作电压值减去探测器39的滞后偏移电压 的第三值时，探测器39重新启用装置12。为了辅助这一功能，探测 器39具有与输出48耦合的输入，以及分别与第一禁用晶体管41和第 二禁用晶体管42耦合的两个输出。探测器39和40以及相应的参考电 路可以由本领域技术人员所熟知的多种电路来形成，包括单个MOS 晶体管，利用晶体管的阈值来建立参考电压值。
图5为一曲线图，具有曲线43和45，分别示出电路34的输出电
压和输出电流。这一描述参考了图4和图5。在向输入57施加功率之 前，电容62和49放电，输出48为零伏特。因此，电路34不工作， 没有来自装置12的输出电流。当在时间TO处输入电压施加到输入57 上时，电流开始流经电感54并流入装置12的输入22。随着输入22 上的电压增大，晶体管13开启并通过电阻17和18向晶体管14和15 提供偏置电流。探测器39的输出为低而探测器40的输出为高，从而， 晶体管41和42被禁用而晶体管44被启用以将输入24拉低并禁用晶 体管15。电阻17拉动控制输入23——从而拉动晶体管14的栅极—— 拉到输入22的输入电压并启用晶体管14向电路34提供第一输出电 流。电路34控制输出电流以输出电流值68向输出48提供第一控制电 流(见曲线45)。输出电流开始对电容49充电。在时间T1，电容49 充电至初始电压值65，探测器40的输出切换至低值，从而禁用晶体 管44并使电阻18能够启动晶体管15。电路34接收第二输出电流并 控制该值以向输出48提供第二控制电流。电路34还向控制器51提供 第三输出。晶体管14保持启用，从而，输出48处的受控输出电流增 大到值69，电容49现在被来自装置12的第一和第二输出电流充电。 当输出48上的电压的值在时间T2处增大到所需工作电压值66时， 探测器39的输出切换至高值，从而启用晶体管41和42以将控制输入 23和24拉低并禁用装置12。探测器39的输出上的高电压也启用控制 器51，且晶体管52开始响应于控制器51驱动输入22。系统25开始 向负载63施加功率。如果输出48上的输出电压增大到第三电压值67, 则探测器39的滞后偏移在时间T3处探测到低电压并禁用晶体管41 和42，从而启用装置12以向输出48提供第一和笫二输出电流，并再 一次将电容49充电至工作电压值66。第三电压值67可以是任何值， 包括非常接近值65的值。
在系统工作过程中，有可能需要禁用或抑制系统25。例如，负栽 63可能探测到需要禁用系统25的条件。在这样的情形中，负栽63或 另一电路(未示出)可启用晶体管35以将输出48拉低并抑制系统25 的工作。将输出48拉低使得电容49放电。当电容49放电至小于初始
电压值的值时，探测器40启用晶体管44来禁用装置12的晶体管15。 禁用晶体管15抑制了系统25提供第二输出电流并保持装置12能够提 供第一输出电流。由于第一输出电流远小于第二输出电流——优选地 至少小十倍，保持晶体管14启用禁用了控制器51并防止了系统25 向负栽63提供电压，并使得装置12能够提供第一输出电流作为待机 电流。这样，这一方法提供了简单的方法来抑制系统25的工作而同时 又保持待机电流，并提供了在负载63禁用晶体管35时能够容易地对 电容49进行重新充电的方法。重要的是在系统25被抑制时使耗散的 总功率最小化，由于第一输出电流的低电流，这一抑制系统25的方法 使得因向输入57提供电压而耗散的功率总量最小化。通常第一输出电 流的值被选择为小于认证标准——例如ENERGY STAR ——中所指 定的待机电流。可以看出装置12和晶体管35形成系统控制器50和系 统25的抑制电路。
本领域技术人员将理解，可以在工作序列中的任意时刻启用晶体 管35,抑制功能开始于在那一时间存在的输出电压和电流值。另外， 探测器39和40也能够使用其它控制序列，例如在探测到初始电压值 滞后启用装置12以仅提供第二输出电流，或者倒转次序在探测到初始 电压值之前提供第二输出电流并在探测到初始电压值滞后提供第一输 出电流，等等，
图6示意性示出静电放电(ESD)保护电路90的一部分的实施 方案。电路90利用装置12的输出21作为启动电流源来保护输出91 处的受控启动电压，还利用输出19来为与输入57相连的电路启用ESD 保护。在电路工作过程中，电路常常会受到来自外部源的ESD放电。 这样的ESD放电能够容易地破坏与ESD放电源相连且离得很近的半 导体装置。在ESD事件过程中，电路90利用装置12的晶体管H来 启用晶体管，97并使用晶体管15来提供电路90的输出91上的输出 电压受控启动。这样，晶体管14和15独立工作以实现来自晶体管13 的输出的两个不同功能，探测器39和晶体管41用于控制晶体管15 来提供输出电压的控制启动，ESD探测器96用于禁用晶体管14除非
发生ESD事件。电路90还包括参考电路93，提供用于探测输出91 上的所需工作电压值的第一参考电压，并提供用于禁用晶体管14的第
二参考电压。
工作电压探测器39控制晶体管15对电容49充电直到输出91上 的电压达到所需工作电压值。当施加到输入22上的输入电压最初施加 到电路90上时，电容49被放电。输入电压充分增大来开启晶体管13， 并通过晶体管18向晶体管15提供偏置电流。探测器39的输出开始于 低电压值并保持低直到输出91上的输出电压达到所需工作电压值。低 电压禁用晶体管41，使得电阻18能够启用晶体管15以形成输出电流 对电容49进行充电并形成输出电压。当电容49充电至所需工作电压 值时，探测器39的输出变高，启用晶体管41并禁用装置12的晶体管 15。探测器39的滞后用于将输出电压保持在所需工作电压值，如图4 的描述中所解释的那样。探测器39对晶体管14没有作用。
当ESD事件发生时，ESD对晶体管14的栅极充电，从而启用晶 体管14。晶体管14用于提供足以将晶体管97驱动至低阻抗状态的驱 动电流。晶体管97通常为低导通电阻功率晶体管，当晶体管97处于 低阻抗状态中时能容易地吸收ESD放电导致的电流。只要电路90没 有处在大于探测器96的参考输入电压的输出91所确定的正常工作状 态中，则晶体管14就将被探测器96的高输出状态启用。在电路90 的正常工作状态下，晶体管14将被禁用从而使得驱动器控制块98能 够控制晶体管97。
本领域技术人员将注意到探测器96可具有多种实现方式。 一个 示例实现方式包括比较器94，接收倒转输入上的输出电压和非倒转输 入上的ESD探测电压。比较器94的输出与装置12的输入23相连。
考虑到上面所有的，显然公开了新装置、形成该装置的方法，以 及使用该装置的方法。在其它特征中还包括了通过将启动装置的输入 拉至低电压来抑制功率控制系统的工作。输出上的低电压导致启动装 置禁用充电电流并抑制功率控制系统的工作，同时耗散尽可能低的电 流。还包括了使用一个掺杂区域来形成J-FET晶体管的源极和漏极以
及两个MOS晶体管的漏极。该单个摻杂区域形成为封闭几何形状。 对所有三个晶体管使用一个掺杂区域使得高电压多输出电流装置的成
本最小化。封闭形状还有助于形成邻近于单个掺杂区域的两个MOS 晶体管的源极，进一步使得用于高电压多输出电流的空间最小化。独 立受控MOS晶体管有助于将高电压多输出电流装置用于两个不同电 流，用于对功率控制电路和其它需要多个独立受控输出电流的电路的 启动进行排序。
应当指出，元件11和装置12可包括多于两个的输出以及像晶体 管14和15这样的晶体管。例如，元件11和装置12可包括与晶体管 14和15并联的第三晶体管。第三晶体管还可具有与节点16相连的漏 极、形成装置12的第三输出的源极，以及形成装置12的第三输入的 栅极。第三晶体管可具有相关的第三电阻，它具有与介电16相连的第 一端和与第三晶体管的栅极相连的第二端。第三晶体管可形成与第一 和第二输出电流不同的第三输出电流。使用全部三个晶体管的应用的 例子可包括晶体管14和15提供第一和第二输出电流，如图4的描述 中所解释的那样，第三晶体管可提供第三输出电流来驱动晶体管97， 如图6的描述中所解释的那样。另外，元件11和装置12可具有任意 数目的这样的晶体管和相关的电阻。
权利要求
1.一种高电压多输出电流装置，包括第一导电类型的衬底；在衬底的第一部分上的第二导电类型的第一区域，第一区域具有一形状和第一周边，其中第一周边的第一部分具有第一轮廓而第一周边的第二部分具有第二轮廓，并且，第一区域为J-FET晶体管的漏极和源极、第一MOS晶体管的漏极、以及第二MOS晶体管的漏极；在衬底上的第二导电类型的第二掺杂区域，它具有第二周边，其中第二周边的一部分与第一周边的第一部分并列，并具有与第一轮廓相同形状的第三轮廓，其中第二掺杂区域为第一MOS晶体管的源极；以及在衬底上的第二导电类型的第三掺杂区域，它具有第三周边，其中第三周边的一部分与第一周边的第二部分并列，并具有与第二轮廓相同形状的第四轮廓，其中第三掺杂区域为第二MOS晶体管的源极。
2. 根据权利要求1的高电压多输出电流装置，进一步包括第一 栅极结构，第一栅极结构覆盖在第一周边和第二周边的第一部分的一 部分上，还包括第二栅极结构，第二栅极结构覆盖在第一周边和第三 周边的第二部分的一部分上。
3. 根据权利要求1的高电压多输出电流装置，进一步包括位于 第一区域内的第二导电类型的第四区域，第四区域具有比第一区域更 重的掺杂。
4. 根据权利要求1的高电压多输出电流装置，其中第一区域的 形状为圆形、椭圆形、方形、矩形、五边形、或六边形中之一，并且其中第一周边的第一部分距第一区域的形状的中心第一距离。
5. 根据权利要求4的高电压多输出电流装置，其中第二区域的 周边的部分距第一区域的形状的中心第二距离，并且其中第三区域的 周边的部分距第一区域的形状的中心第三距离。
全文摘要
一种功率控制系统(25)使用两个分开的电流来控制功率控制系统(25)的启动工作。两个电流分流到接地以抑制功率控制系统(25)的工作，且两个电流之一被禁用以使功率耗散最小化。这两个独立受控电流由多输出电流高电压装置(12)响应于两个分开的控制信号(23、24)来产生。
文档编号H03K17/082GK101106130SQ200710148179
公开日2008年1月16日 申请日期2004年9月10日 优先权日2003年10月14日
发明者杰斐逊·W·哈尔, 约瑟夫·哈拉米克 申请人:半导体元件工业有限责任公司